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Fecho de perto de um chip de computador.
Melhores práticas de embalagem de semicondutores

Planeamento e prototipagem integrados a nível do sistema

Os pacotes multi-chiplet/ASIC com integração heterogénea necessitam de planificação do piso de montagem antecipada para atingir as metas de energia, desempenho, área e custo.

Planeamento de montagem de pacotes IC & co-optimização

Uma solução integrada de planeamento e prototipagem de pacotes IC permite que arquitetos e designers construam e otimizem conjuntos completos de pacotes IC para potência, desempenho, área e custo e entregam um protótipo bem qualificado para implementação.

VÍDEO DE EMBALAGEM DE SEMICONDUTORES

Planeamento hierárquico de dispositivos

Este vídeo mostra como o planeamento hierárquico de dispositivos pode construir um chiplet/matriz que é depois exportado como um dispositivo e planta de chão replicada num substrato de silício.

Recursos integrados de planeamento a nível do sistema

Saiba mais sobre o planeamento e prototipagem de pacotes IC integrados a nível do sistema a partir da gestão da conectividade do sistema, otimização de interconexão entre domínios e verificação de montagem 3D.

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Gestão de conectividade
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Gestão da conectividade do sistema

Construção e visualização da conectividade lógica ao nível do sistema de designs de pacotes IC multi-matriz, multi-componente e multi-substrato.

Imagem de interconexão entre domínios
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Optimização de interconexão entre domínios

Visualization do sistema como uma vista de planta em planta com conectividade. A optimização da conectividade baseada em Rules pode ser executada por sinal, autocarro ou interface. O roteamento Breakout pode ser facilmente incluído para impulsionar a otimização do sistema.

Calibre 3DStack
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Calibre 3DSTACK

Impulsionado pelo Xpedition Substrato Integrator, o 3DSTACK identifica exclusivamente geometrias por camada por matriz na montagem, permitindo uma verificação precisa da montagem LVS e verificação geral.