Otimizar
Co-otimização para potência, desempenho, área, custo e fiabilidade em silício, pacote, intermediário e PCB

Uma solução integrada de embalagem IC que cobre tudo, desde o planeamento e prototipagem até à assinatura de várias tecnologias de integração, como FCBGA, FOWLP, 2.5/3DIC e outras. As nossas soluções de embalagem 3D IC ajudam-no a ultrapassar as limitações da escala monolítica.
A indústria de semicondutores fez grandes progressos na tecnologia ASIC nos últimos 40 anos, levando a um melhor desempenho. Mas à medida que a lei de Moore se aproxima dos seus limites, o dimensionamento de dispositivos está a tornar-se mais difícil. O encolhimento de dispositivos agora leva mais tempo, custa mais e apresenta desafios em tecnologia, design, análise e fabricação. Assim, entra em 3D IC.
O IC 3D é um novo paradigma de design impulsionado pelos retornos decrescentes da escala da tecnologia IC, também conhecida como Lei de Moore.
As abordagens alternativas envolvem a decomposição de um System-on-Chip (SoC) em “blocos” funcionais mais pequenos e a adoção de arquiteturas multi-matriz para superar as restrições físicas do tamanho do retículo.
Alcançada aproximando os componentes da memória das unidades de processamento, reduzindo a distância e a latência no acesso aos dados. Os componentes também podem ser empilhados verticalmente, permitindo distâncias físicas mais curtas entre eles.
Existem várias vantagens na integração heterogénea, incluindo a capacidade de misturar diferentes nós de processo e tecnologia, bem como a capacidade de alavancar plataformas de montagem 2.5D/3D.
As nossas soluções de design 3D IC suportam planeamento/análise arquitectónica, planeamento/verificação de design físico, análise elétrica e de fiabilidade e suporte de teste/diagnóstico através da entrega de fabrico.

Um sistema completo para planeamento de sistemas heterogéneos, que oferece autoria lógica flexível para uma conectividade perfeita desde o planeamento até ao LVS final do sistema. A funcionalidade de planeamento de pisos suporta o dimensionamento de projetos heterogéneos complexos.

Alcance tempos de ciclo de design mais rápidos e caminho para tapeout com roteabilidade de design e fechamento de PPA durante a otimização do posicionamento. In-Hierarchy-Optimization garante um encerramento de tempo de nível superior. Especificações de design otimizadas oferecem melhor PPA, certificado para nós avançados TSMC.

Uma única plataforma suporta design avançado de SIP, chiplet, intermediário de silício, orgânico e substrato de vidro, reduzindo o tempo de projeto com uma metodologia avançada de reutilização de IP. A verificação de conformidade no projeto para SI/PI e regras de processo elimina as iterações de análise e de sinalização.

Esta solução verifica a netlist de montagem de pacotes em relação a uma netlist de referência “dourada” para garantir a correção funcional. Usa um fluxo de trabalho automatizado com verificação formal, verificando todas as interconexões entre dispositivos semicondutores em minutos, garantindo alta precisão e eficiência.




Solução térmica que cobre o transistor para o nível do sistema e escalas desde o planeamento inicial até à assinatura do sistema, para análise térmica detalhada ao nível do sistema com pacotes precisos e condições de contorno. Reduza os custos minimizando a necessidade de chips de teste e ajuda a identificar problemas de fiabilidade do sistema.
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Biblioteca específica do ECAD e gestão de dados de design. Garante a segurança e rastreabilidade dos dados WIP, com seleção de componentes, distribuição de biblioteca e reutilização de modelos. Integração PLM perfeita para gestão do ciclo de vida do produto, coordenação de fabrico, pedidos de novas peças e gestão de activos.

Lidar com vários die/chiplets através de testes de nível de matriz e de pilha, suportando padrões IEEE como 1838, 1687 e 1149.1. Fornece acesso total ao pacote, validação de teste de wafer e estende o DFT 2D para 2.5D/3D, usando a Tessent Streaming Scan Network para uma integração perfeita.

Elimine o tempo gasto no desenvolvimento e manutenção de modelos funcionais de barramento personalizados (BFMs) ou componentes de verificação. O Avery Verification IP (VIP) permite que as equipas de Sistema e System-on-Chip (SoC) obtenham melhorias drásticas na produtividade da verificação.

A Solido Intelligent Custom IC Platform, powered by tecnologia proprietária habilitada por IA, oferece soluções de ponta de verificação de circuitos concebidas para enfrentar desafios de IC 3D, cumprir requisitos rigorosos de sinal, energia e integridade térmica e acelerar o desenvolvimento.

Garanta a fiabilidade da interconexão e a resiliência ESD com medições abrangentes de resistência ponto a ponto (P2P) e densidade de corrente (CD) em toda a matriz, intermediário e embalagem. Conte as diferenças de nó de processo e metodologia ESD com interconexão robusta entre dispositivos de proteção.
Um chiplet foi concebido com o entendimento de que será ligado a outros chiplets dentro de um pacote. Proximidade e distância de interconexão mais curta significam menos consumo de energia, mas também significa coordenar um número maior de variáveis como eficiência energética, largura de banda, área, latência e pitch.
Co-otimização para potência, desempenho, área, custo e fiabilidade em silício, pacote, intermediário e PCB
Capacite os engenheiros de design com tecnologias acessíveis que reduzem a dependência de especialistas
Escalabilidade para gerir e comunicar dados heterogéneos entre equipas de toda a empresa e manter a continuidade digital
Elimine iterações através de uma visão antecipada sobre o desempenho a jusante e os efeitos do processo através da verificação contínua
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