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Co-optimização para potência, desempenho, área, custo e fiabilidade em silício, embalagem, intermediário e PCB

Uma solução integrada de embalagem IC que abrange desde o planeamento e prototipagem até à assinatura de várias tecnologias de integração como FCBGA, FOWLP, 2.5/3DIC, entre outras. As nossas soluções de embalagem 3D IC ajudam-no a ultrapassar as limitações da escala monolítica.
A indústria de semicondutores tem feito grandes progressos na tecnologia ASIC nos últimos 40 anos, levando a um melhor desempenho. Mas à medida que a lei de Moore se aproxima dos seus limites, a escalabilidade dos dispositivos está a tornar-se mais difícil. O encolhimento de dispositivos agora leva mais tempo, custa mais e apresenta desafios em tecnologia, design, análise e fabricação. Assim, entra o IC 3D.
3D IC é um novo paradigma de design impulsionado pelos retornos decrescentes do escalonamento da tecnologia IC, também conhecido como Lei de Moore.
As alternativas incluem a quebra de um System-on-Chip (SOC) em sub-funções ou componentes menores conhecidos como “chiplets” ou “hard IP”, e o uso de várias matrizes para superar as limitações impostas pelo tamanho de um retículo.
Conseguido aproximando os componentes da memória das unidades de processamento, reduzindo a distância e a latência no acesso aos dados. Os componentes também podem ser empilhados verticalmente, permitindo distâncias físicas mais curtas entre eles.
Existem várias vantagens na integração heterogénea, incluindo a capacidade de misturar diferentes nós de processo e tecnologia, bem como a capacidade de alavancar plataformas de montagem 2.5D/3D.
nossas soluções de design 3D IC suportam planiamento/análise arquitectónica, planeamento/verificação de projeto físico, análise elétrica e de fiabilidade e suporte de teste/diagnóstico através de entrega de fabrico.

Um sistema completo para planeamento de sistemas heterogéneos, oferecendo autoria lógica flexível para uma conectividade perfeita desde o planeamento até ao LVS final do sistema. A funcionalidade de planeamento de pisos suporta o dimensionamento de projetos heterogéneos complexos.

Obtenha tempos de ciclo de projeto mais rápidos e caminho para tapeout com a roteabilidade do projeto e fechamento de PPA durante a otimização da colocação. A Optimização In-Hierarchy-Assegura o encerramento do tempo de nível superior. As especificações de design otimizadas proporcionam um melhor PPA, certificado para nós avançados TSMC.

Uma única plataforma suporta design avançado de SIP, chiplet, intermediário de silício, orgânico e substrato de vidro, reduzindo o tempo de projeto com uma metodologia avançada de reutilização IP. A verificação de conformidade no projeto para SI/PI e regras de processo elimina as iterações de análise e de sinalização.

Esta solução verifica a netlist de montagem de pacotes em relação a uma netlist de referência “dourada” para garantir a exatidão funcional. Utiliza um fluxo de trabalho automatizado com verificação formal, verificando todas as interconexões entre dispositivos semicondutores em minutos, garantindo alta precisão e eficiência.




Solução térmica que abrange o transistor para o nível do sistema e escalas desde o planeamento antecipado até à assinatura do sistema, para análise térmica detalhada ao nível do sistema com condições precisas de embalagem e limite. Reduza os custos minimizando a necessidade de chips de teste e ajuda a identificar problemas de fiabilidade do sistema.
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dados de bibliotecas e projetos específicos para ECAD. Garante a segurança e rastreabilidade dos dados WIP, com seleção de componentes, distribuição de biblioteca e reutilização de modelos. Integração PLM perfeita para gestão do ciclo de vida do produto, coordenação de fabrico, pedidos de novas peças e gestão de activos.

Manuseie vários die/chiplets através de testes de nível de matriz e de pilha, suportando padrões IEEE como 1838, 1687 e 1149.1. Fornece acesso total à validação do teste de wafer no pacote e estende o DFT 2D a 2,5D/3D, utilizando a Rede Tessent Streaming Scan Network para uma integração perfeita.

Elimine o tempo gasto no desenvolvimento e manutenção de modelos funcionais de barramento (BFMs) personalizados ou componentes de verificação. Avery Verification IP (VIP) permite que as equipas System e System-on-Chip (SoC) obtenham melhorias drásticas na produtividade da verificação.

A Solido Intelligent Custom IC Platform, alimentada por tecnologia proprietária habilitada por IA, oferece soluções de verificação de circuito de ponta projetadas para enfrentar desafios de IC 3D, atender aos rigorosos requisitos de sinal, energia e integridade térmica e acelerar o desenvolvimento.

Garanta a fiabilidade da interconexão e a resiliência ESD com medições abrangentes de resistência ponto a ponto (P2P) e densidade de corrente (CD) em toda a matriz, intermediário e embalagem. Conte as diferenças de nó de processo e metodologia ESD com interconexão robusta entre dispositivos de proteção.
Um chiplet é projetado com o entendimento de que será conectado a outros chiplets dentro de um pacote. Proximidade e menor distância de interconexão significam menos consumo de energia, mas também significa coordenar um maior número de variáveis como eficiência energética, largura de banda, área, latência e pitch.
Co-optimização para potência, desempenho, área, custo e fiabilidade em silício, embalagem, intermediário e PCB
Capacite os engenheiros de projeto com tecnologias acessíveis que reduzem a dependência de especialistas
Escalabilidade para gerir e comunicar dados heterogéneos entre equipas de toda a empresa e manter a continuidade digital
Elimine iterações através de insights antecipados sobre o desempenho a jusante e os efeitos do processo através da verificação contínua
Compreendendo a tecnologia 3D IC: Revelando o futuro dos circuitos integrados COMUNICADO DE
IMPRENSA: A Siemens automatiza o projeto para teste 2.5D e 3D IC com a nova solução de matriz múltipla Tessent Unleash 3D IC Productivity a>
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