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Síntese C++/Systemc
Um fluxo HLS abrangente que toma C++ ou SystemC como entrada de projeto e direcionando otimamente implementações ASIC, eFPGA ou FPGA ajustadas para frequência e tecnologia de destino.
Síntese e Verificação de Alto Nível
A plataforma de Síntese de Alto Nível (HLS) e Verificação (HLV) da Siemens melhora o seu projeto ASIC e FPGA e o fluxo de verificação em comparação com o RTL tradicional. O uso de C++ ou SystemC Catapult fornece resultados de qualidade líder para desempenho, potência e área, além de soluções exclusivas de HLV.
TENDÊNCIAS & TECNOLOGIAS
O projeto e a verificação RTL são demasiado lentos e caros
A produtividade RTL, especialmente para novos e complexos blocos de valor acrescentado, estagnou. Os desafios de design e verificação da criação de novas e inovadoras arquiteturas que ofereçam vantagens em silício para processamento sem fio, 5G, AI/ML, Automotivo ou Vídeo/Imagem não estão a tornar a vida mais fácil para as equipas de design.
Exploração da Arquitetura
O seu hardware terá um desempenho de sistema limitado? Escolheram a arquitectura de memória fundamental certa? Ou só soube durante a integração do sistema? A Síntese de Alto Nível acelera a sua exploração espacial de design.
Desempenho energético e área ideais
É difícil fornecer um equilíbrio ideal de desempenho, potência e área para as suas necessidades de projeto. Muito pouco desempenho, muita energia ou muita área e pode perder um ciclo de produto. Aproveite o HLS para projetar melhor e mais rápido.
Ainda está a depuração da RTL?
Descobrir bugs tardiamente na RTL significa oportunidades perdidas, silício menos competitivo, atrasos e dores de cabeça ECO. O design e a verificação do Catapult HLS oferecem designs RTL de primeira viagem com custos reduzidos de servidor e ferramenta.
SEMINÁRIO VIRTUAL HLS
Clientes da Catapult discutem o uso real do HLS
Nos últimos anos assistimos a uma explosão na adoção do HLS para o design de chips, impulsionada pelo aumento da complexidade do projeto e da verificação, bem como pelas pressões de tempo de colocação no mercado. O Catapult HLS permite que os designers coloquem seus chips no mercado mais rapidamente, encurtando o fluxo geral de design e verificação.
Catapult Soluções de Síntese de Alto Nível
As soluções Catapult High-Level Synthesis oferecem suporte às linguagens C++ e SystemC, independência FPGA e ASIC, estimativa e optimização de energia ASIC, mais o que há de mais recente em área multi-VT com reconhecimento físico e otimização de desempenho para elevar os seus projetos.
Soluções de Verificação de Alto Nível Catapult
Acelere o seu fluxo de Verificação de Alto Nível (HLV) com métodos conhecidos e fidedignos utilizando a Plataforma Catapult HLV. Reduza o tempo de resposta e os custos gerais da verificação SoC em até 80% aproveitando a Verificação de Design de Alto Nível, a Cobertura de Código/Funcional e os métodos estáticos e formais.
Biblioteca de Recursos
Catapult Síntese de Alto Nível
Descubra como a plataforma Catapult High-Level Synthesis and Verification permite-lhe fazer mais e melhor. Saiba mais sobre IA/ML, Deep Learning, Visão Computacional, Comunicações, Vídeo e muito mais. As ferramentas de Síntese e Verificação de Alto Nível (HLS & HLV) da Siemens oferecem a vantagem competitiva de que precisa.
