Tessent UltraSight-V

Muitas equipes de desenvolvimento e clientes esperam que o rastreamento do processador seja um recurso mínimo de um SoC, para que seus desenvolvedores de software possam capturar um registro das instruções executadas que podem ser usadas para reconstruir a sequência exata de execução do programa. Em 2018, a comunidade RISC-V criou a especificação Efficient Trace (E-Trace) que garantiria a compatibilidade em todo o ecossistema RISC-V, que incluía um esquema de codificação eficiente adequado para os processadores do século 21. O esquema de codificação eficiente permite que os desenvolvedores rastreiem grandes quantidades de dados por períodos mais longos, permitindo que os desenvolvedores entendam o comportamento do programa, mesmo nos sistemas multicore mais complexos. O Tessent Embedded Analytics oferece uma solução RISC-V E-Trace líder do setor.

O envolvimento da Siemens no RISC-V remonta a 2016 e aos primeiros dias da Fundação RISC-V (agora RISC-V International); estivemos envolvidos inicialmente como UltraSoC, agora como Siemens EDA. A UltraSoC e a Siemens fizeram contribuições ativas e extensas para o desenvolvimento do ecossistema RISC-V, incluindo contribuições técnicas importantes para o padrão RISC-V Efficient Trace (E-TRACE). Nosso envolvimento continua até hoje por meio do RISC-V Debug Trace and Performance Monitoring SIG.

O RISC-V foi originalmente projetado para apoiar a pesquisa e a educação em arquitetura de computadores. O conjunto de instruções foi iniciado em maio de 2010 na Universidade da Califórnia, Berkeley, em um formato de código aberto.

Devido à sua natureza de código aberto, os desenvolvedores podiam acessar e modificar a arquitetura do processador sem taxas ou restrições de licenciamento. As empresas aproveitaram a oportunidade para inovar com componentes de hardware especializados para aplicações emergentes em um momento em que a demanda estava aumentando exponencialmente, juntamente com questões de segurança e gerenciamento de energia. A capacidade dos SoCs baseados em RISC-V de lidar com dados e computação em grande escala tem sido particularmente atraente para empresas que trabalham em IA, armazenamento de dados, 5G, automotivo e segurança. Outras empresas estão considerando o RISC-V como uma solução para sistemas embarcados de baixo custo, como dispositivos, sensores e atuadores de IoT de ponta.

A natureza modular da arquitetura do conjunto de instruções RISC-V (ISA) permite que os projetistas de chips personalizem seus dispositivos para diferentes mercados e aplicações, selecionando grupos de instruções (extensões ISA). Um dos grupos de extensão ISA permite que os projetistas de SoC e seus clientes adicionem suas próprias instruções personalizadas para acelerar seus aplicativos, normalmente para acelerar operações críticas ou densidade de código. As instruções personalizadas do RISC-V fornecem mais invenção e diferenciação para empresas em muitos mercados altamente competitivos. Essa flexibilidade apresenta alguns desafios de verificação e validação para garantir que a personalização não apenas funcione, mas também não quebre nada mais.

A especificação Efficient RISC-V Trace inclui os seguintes recursos obrigatórios:

• Traço de instrução
• Interface entre o coração e o codificador
• Modo de rastreamento de endereço Delta
• Formato de pacote eficiente

Os recursos opcionais (extensões ISA) incluem:

• Aposentadoria com várias instruções
• Traço de dados
• Modo de exceção implícita
• Modo de salto sequencial inferível
• Modo de retorno implícito
• Modo de previsão de ramificação
• Salte o modo de cache de destino
• Modo de endereço completo
• Compressão baseada em sinais
• Compressão de rastreamento de dados XOR
• Compressão diferencial de rastreamento de dados
• Filtragem
• Carimbos de data e hora

O codificador Tessent Enhanced Trace da Siemens EDA inclui todos os recursos obrigatórios e opcionais. Também inclui:

• Rastreamento com precisão de ciclo