Questa Equivalent FPGA

Neste webinar, você aprenderá por que a verificação formal é o componente chave para o sucesso na era do Next Normal, onde o sucesso do silício na primeira passagem é crucial e garantir a qualidade em todo o ciclo de verificação é essencial.

Neste webinar, discutiremos as seguintes técnicas: abstração básica, configuração e otimização de restrições, independência de dados e não determinismo. Esses métodos são fáceis de aplicar, aumentando o desempenho da análise formal.

Neste webinar, mostraremos como, com um pouco de conhecimento de design e premeditação de sua parte, você pode aproveitar esses dois princípios (DI e ND) para reduzir sua análise formal a uma questão de minutos em vez de horas.

Neste webinar, mostraremos como usar o código de verificação de propriedades (SVA) padrão do IEEE e ferramentas formais prontas para verificar de forma rápida e exaustiva que o transporte de dados pelo DUT corresponde à especificação.

Neste webinar, você aprenderá os tipos de construções do DUT que geralmente causam problemas de análise formal e como aplicar técnicas comprovadas para abstrai-las com segurança, de modo que a verificação formal possa ser concluída rapidamente.

Neste webinar, mostraremos como redigir restrições ideais para análise formal e como restringir deliberadamente a análise para saber mais sobre a eficácia das restrições.

Neste webinar, você aprenderá como a verificação da implementação do FPGA pode acelerar o fluxo de projeto, reduzir os testes no laboratório, permitir o uso agressivo de otimização e reduzir drasticamente os riscos de pós-produção.

Proteger seu hardware é tão importante quanto proteger seu software contra ataques cibernéticos. Esta sessão demonstrará a verificação antecipada de segurança em um pequeno módulo de propriedade intelectual (IP) destinado à integração de IC.

Neste webinar, você entenderá os aplicativos formais automáticos que podem ser usados para resolver os desafios atuais de design e verificação que são comumente vistos ao desenvolver projetos ASIC e FPGA.

Neste webinar, mostraremos como empregar um fluxo automatizado e formal, garantindo a cobertura completa do espaço estadual de seus registros, verificando exaustivamente os comportamentos e quaisquer comportamentos ilegais sem precisar aprender nada formal.

Neste webinar, abordaremos a metodologia formal em detalhes com foco nos ABCs do formal: (A) abstração, (B) caça a insetos e provas de construção e (C) cobertura no contexto da verificação de propriedades.

Neste webinar, você verá a progressão de aplicativos formais fáceis de usar para as primeiras etapas da verificação formal de propriedades; a ideia prática de verificação formal exaustiva em nível de módulo com a promessa de desenvolvimento orientado à propriedade.

Neste webinar, compartilharemos uma metodologia abrangente, estática e formal, empregando o aplicativo automatizado Questa X-Check, que permite que as equipes de design resolvam os problemas de 'X' logo no início do processo de design RTL.

Neste webinar, você aprenderá como aproveitar a análise formal para encontrar e corrigir o maior número possível de bugs funcionais, melhorando a qualidade do seu produto final e reduzindo o risco de novas rotações.

Neste webinar, você aprenderá por que a inscrição formal no início do desenvolvimento reduz o ciclo geral de verificação ao encontrar e corrigir a maioria dos bugs durante o desenvolvimento, em vez de no final do jogo de verificação.