Projektowanie i weryfikacja DDRx

Interfejsy DDR zawierają wiele grup sygnałów, z których każda ma unikalne wymagania dotyczące jakości sygnału. Mają również względne relacje czasowe między grupami sygnałów, które należy zaspokoić. Wszystkie sygnały we wszystkich grupach muszą zostać przeanalizowane, aby upewnić się, że projekt będzie działał zgodnie z przeznaczeniem. Na pokazanym tutaj obrazku znajduje się ponad 64 sygnały, w tym zegar, polecenie/adres, dane, stroboskop danych i status. Problem z jakością sygnału lub synchronizacją z dowolnym pojedynczym sygnałem może sprawić, że cały interfejs stanie się nieczynny.

Na szczęście interfejsy DDR są powiązane ze specyfikacjami JEDEC, które dokumentują wymagania interfejsu - ale tylko dla strony interfejsu DRAM. JEDEC nie określa wymagań dotyczących sygnału wejścia/wyjścia kontrolera ani czasu, więc różne kontrolery będą miały unikalne zachowania, które należy wziąć pod uwagę podczas analizy. Na przykład kontrolery mogą wykonywać deskewing na podstawie interfejsu, bajtu, skubania lub pojedynczego bitu - lub w ogóle nie.

Zapewnienie, że interfejs będzie działał, wymaga spełnienia wymagań dotyczących jakości sygnału i czasu dla wszystkich sygnałów i relacji międzygrupowych, w tym zachowań specyficznych dla kontrolera. Wymaga to symulacji wszystkich sygnałów i danych przebiegu przetwarzania końcowego w celu wyodrębnienia pomiarów oka i wzajemnego połączenia czasów lotu do wykorzystania podczas obliczeń czasowych. Przeprowadzenie tej analizy dla pełnego interfejsu DDR jest trudne, ponieważ w grę wchodzą dziesiątki sygnałów. Idealnie, analiza ta powinna być w pełni zautomatyzowana ze względu na złożoność i liczbę etapów analizy.

Po zdefiniowaniu odpowiedniej strategii routingu wiązania mogą być przechwytywane graficznie i automatycznie wprowadzane do układu.

Analiza układu wstępnego definiuje zestaw wytycznych dotyczących układu, które powinny umożliwić prawidłowe działanie systemu, jeśli eksploracja przed układem była kompleksowa, a reguły układu były całkowicie przestrzegane. Weryfikacja po układzie analizuje zachowanie projektu tak, jak został on faktycznie opracowany, rejestrując przypadki, w których wytyczne nie były prawidłowo przestrzegane lub po prostu nie były wystarczająco wyczerpujące.

Obie formy analizy są ważne. Eksploracja przed układem pomaga zoptymalizować wysiłki związane z układem i uniknąć nadmiernych przeróbek. Weryfikacja po układzie pomaga upewnić się, że projekt jest gotowy do weryfikacji prototypu i nie zawiera problemów, które spowodują niepowodzenie w laboratorium, gdzie debugowanie, aktualizacja i ponowne opracowywanie są czasochłonne i kosztowne.

Eksploracja przed układem określa oczekiwania co do tego, jak będzie działał projekt i jakie będą marże operacyjne. Weryfikacja po układzie musi przeprowadzać ten sam proces analityczny i raportować wyniki w taki sam sposób, jak eksploracja przed układem, dzięki czemu oba zestawy wyników można łatwo porównać. Idealnie proces analizy powinien być w pełni zautomatyzowany, ze względu na złożoność i liczbę etapów procesu. Dokładnie to robi analiza DDR HyperLynx - użyj tego samego automatycznego przepływu analizy, który zgłasza te same wyniki w tym samym formacie - aby wszelkie problemy powstałe podczas układu można było szybko odizolować i rozwiązać.

Analiza DDR z pełnym interfejsem jest złożonym procesem specyficznym dla protokołu i urządzenia. Dokładny proces analityczny, pomiary przebiegu i obliczenia czasu różnią się w zależności od zastosowanej technologii DRAM i kontrolera. HyperLynx rozumie wymagania protokołowe dla technologii DDR-2,3,4,5 i LPDDR-2,3,4,5, w tym buforowanych (zarejestrowanych) pamięci DDR5. HyperLynx wykorzystuje kombinację modeli czasowych i opcji konfiguracji kreatora analizy w celu ustalenia możliwości kontrolera i sposobu konfigurowania analizy. Możliwości Controller określone przez kreatora analizy obejmują synchronizację adresów 1T/2T, poziomowanie odczytu i zapisu, dynamiczną konfigurację zakończenia, funkcje deskewing DQ/DQS i inne.

Wraz ze wzrostem szybkości transmisji danych interakcje między sygnałami a siecią zasilania (PDN) stają się coraz ważniejsze i mogą zużywać znaczną część dostępnego marginesu operacyjnego projektu. Modelowanie tych efektów wymaga dokładnego modelu symulacyjnego dla połączonej sieci dostarczania sygnału/mocy. Analiza HyperLynx DDR jest bezproblemowo zintegrowana z hybrydowym solverem HyperLynx Advanced Solvers w celu generowania tych modeli symulacyjnych. Dzięki analizie Power-Aware efekty nieidealnych ścieżek zwrotnych sygnału, współdzielenia prądu ścieżki powrotnej i jednoczesnego szumu przełączania można selektywnie uwzględnić lub wykluczyć z analizy, umożliwiając ilościowe określenie wielkości ich wpływu na marginesy operacyjne.

Pamięć DDR5 stanowi zupełnie nowy rozdział w modelowaniu i symulacji DDR, ze względu na włączenie obwodów wyrównawczych w odbiornikach urządzeń. Wymaga to nowej generacji modeli symulacyjnych DDR5 (IBIS-AMI) i technik symulacyjnych. Ponadto DDR5 nakazuje obliczanie marginesów oczu przy prawdopodobieństwach 1e-16, co nie jest możliwe w przypadku konwencjonalnych technik symulacji DDR. HyperLynx w pełni obsługuje modele symulacyjne DDR5 IBIS-AMI z najnowszymi funkcjami i obsługuje wiele metod symulacji, aby zapewnić różne kompromisy między szybkością a dokładnością symulacji. HyperLynx pozwala również na stosowanie modeli IBIS-AMI z pojedynczymi sterownikami analogowymi, które mają różne impedancje wzrostu/upadku i szybkości krawędzi - coś, co nie jest natywnie częścią samej specyfikacji IBIS-AMI.