DDRx Design og verifisering

HyperLynx utfører integrert signalintegritet og tidsanalyse for DDR-grensesnitt (Double Data Rate), og verifiserer signalkvalitet, skjevhet og tidskrav. Automatisert layoutekstraksjon, 3D EM-modellering og avanserte simuleringsteknikker støtter strømbevisst analyse og DDR5-applikasjoner.

HyperLynx ressurser

Analyse av DDR-grensesnitt

DDR-grensesnitt inneholder flere grupper av signaler, hver med unike signalkvalitetskrav. De har også relative timingforhold mellom signalgrupper som må tilfredsstilles. Alle signalene i alle gruppene må analyseres for å sikre at designet fungerer som beregnet. I bildet vist her er det over 64 signaler, inkludert klokke, kommando/adresse, data, datastrobe og status. Et signalkvalitets- eller tidsproblem med et hvilket som helst enkelt signal har potensial til å gjøre hele grensesnittet ubrukbart.

Heldigvis er DDR-grensesnitt assosiert med JEDEC-spesifikasjoner som dokumenterer grensesnittkrav - men bare for DRAM-siden av grensesnittet. JEDEC spesifiserer ikke I/O-signal eller tidskrav til kontroller, så forskjellige kontrollere vil ha unik atferd som må tas i betraktning under analysen. For eksempel kan kontrollere utføre deskewing på grensesnitt, byte, nibble eller individuell bitbasis - eller ikke i det hele tatt.

Å sikre at et grensesnitt vil fungere krever at signalkvalitet og tidskrav oppfylles for alle signaler og relasjoner mellom grupper, inkludert kontrollerspesifikk atferd. Dette krever simulering av alle signaler og etterbehandling av bølgeformdata for å trekke ut øyemålinger og sammenkoble flytider for bruk under tidsberegninger. Å utføre denne analysen for et komplett DDR-grensesnitt er vanskelig, siden det er dusinvis av signaler involvert. Ideelt sett bør denne analysen være helautomatisert, på grunn av kompleksiteten og antall analysetrinn som er involvert.

DDR design and verification analyzing DDR4 and DDR5 interfaces calculating JEDEC specs shown as a screen shot from HyperLynx.

Automatisert fullgrensesnittverifisering etter oppsett

Computer interface with graphs, charts, and data visualizations on multiple screens

HyperLynx automatiserer fullstendig DDR-verifisering etter layout ved å kombinere automatisert layouttopologiekstraksjon med avansert DDR-protokollbevisst simulering, omfattende bølgeformetterbehandling og rapportgenerering.

HyperLynx DDR-verifisering tilbyr flere nivåer av layoutmodelleringsnøyaktighet, slik at du kan slå forskjellige fysiske fenomener på/av for å fastslå deres individuelle effekter på den generelle systemytelsen. Automatiserte analyseflyter er fullt integrert med HyperLynx Advanced Solvers, og gir nøyaktig modellering av ikke-ideelle returveier, deling av returstrøm og virkningene av Simultaneous Switching Noise (SSN). Best av alt, layoutmodellering er helautomatisert - bare spesifiser signalene av interesse, kriterier for å vurdere signaler som aggressorer - og HyperLynx gjør resten.

HyperLynx DDR-verifisering etter layout utfører protokollspesifikk analyse basert på valgt DRAM-teknologi og kontrolleregenskaper, og produserer en detaljert HTML-rapport som forteller deg hva som passerte, hva som mislyktes og hvor mye.

Analyse av design før layout

HyperLynx DDR pre-layout PCB design analysis showing proposed layout and analysis for a subset of trace signals.

Når en passende rutestrategi er definert, kan begrensninger fanges grafisk og automatisk kjøres inn i layout.

Etter hvert som DDR-hastighetene øker, fortsetter spennings- og tidsmarginer å synke, noe som gjør det viktig å undersøke designrommet grundig med simulering før layouten begynner. De fleste DDR-analysemetoder fokuserer nesten utelukkende på pre-layout-analyse, der en håndfull signaler analyseres for å representere hvordan hele grensesnittet vil fungere.

Under pre-layoutanalyse er det kritisk viktig å modellere designet ettersom det faktisk vil bli bygget i stedet for en idealistisk representasjon som praktisk talt ikke kan legges ut eller produseres. HyperLynx er tett integrert med Z-Zeros Z-Planner (TM) programvare for å sikre at designstackup- og sporingsegenskapene representerer en fysisk virkelighet som kan realiseres med en bestemt fab-leverandør.

Pre-layoutanalyse er en interaktiv prosess, der designere lager en foreslått layouttopologi, kjører analyse, gjennomgår resultater og itererer. Det er viktig at analyseprosessen rapporterer designens spenning og tidsmarginer, da de faktisk vil bli målt i systemsammenheng. HyperLynx pre-layoutanalyse drives fra lineSIM-skjematisk editor, som lar designere utforske effekten av rutingsrekkefølge, terminering, rutingslag, via geometrier og sporlengde/geometri/avstand på designens ytelse.

Enhetlig analyse av pre-layout og post-layout

Pre-layoutanalyse definerer et sett med layoutretningslinjer som skal tillate et system å fungere skikkelig, hvis utforskningen før oppsettet var omfattende og layoutreglene ble fulgt fullstendig. Verifisering etter layout analyserer oppførselen til designet slik det faktisk ble lagt ut, og fanger tilfeller der retningslinjene ikke ble fulgt riktig eller rett og slett ikke var omfattende nok.

Begge analysene er viktige. Utforskning før oppsett bidrar til å optimalisere layoutarbeidet og unngå overdreven omarbeiding. Verifisering etter layout bidrar til å sikre at designet er klart for prototypeverifisering og ikke inneholder problemer som vil gjøre at det mislykkes i laboratoriet, der feilsøking, oppdatering og ombygging er tidkrevende og kostbart.

Utforskning før layout etablerer forventninger til hvordan designet vil fungere, og hva driftsmarginene vil være. Verifisering etter layout må utføre den samme analytiske prosessen og rapportere resultater på samme måte som utforskning før oppsett, slik at de to settene med resultater lett kan sammenlignes. Ideelt sett bør analyseprosessen være helautomatisert på grunn av kompleksiteten og antall trinn i prosessen. Det er akkurat det HyperLynx DDR-analyse gjør - bruk den samme automatiserte analyseflyten som rapporterer de samme resultatene i samme format - slik at eventuelle problemer som oppsto under layout raskt kan isoleres og løses.

HyperLynx Pre-layout analysis software image showing optimization and verification of signals.

Omfattende rapportering av simuleringsresultater

Software interface with graphs, charts, and data tables displaying financial or analytical information

HyperLynx DDR-analyse produserer en omfattende rapport som viser signalene som er analysert og viser hva som passerte, hva som mislyktes og hvor mye.

Resultatene presenteres i et hyperkoblet HTML-format organisert av faner, som inkluderer datalese, dataskriving, adresse/kommando, differensialsignaler, DQ/DQS-skjevhet og øyediagramplott. En egen sammendragsfane ruller opp den samlede rapporten til en hovedresultattabell. Hver fane i rapporten viser nødvendige og målte verdier for JEDEC-parametere og kontrollerspesifikke parametere, sammen med hyperkoblinger som lar brukerne se måledetaljer i en interaktiv bølgeformvisning. Resultatene er filtrerbare og sorterbare, slik at designere raskt kan bestemme minimum/maksimumsverdier og isolere problemområder.

En egen, interaktiv øyediagramviser presenterer hovedresultater fra rapporten i tabellform, slik at design kan plotte et øyediagram ved å velge en signalrad i tabellen. Tabellen er filtrerbar og sorterbar, i likhet med HTML-rapporten. Den aktuelle, protokollspesifikke øyemasken kan vises for å vise signalets spenning og tidsmarginer.

Avansert, protokollbevisst DDR-analyse

Fullgrensesnitt DDR-analyse er en kompleks, protokoll- og enhetsspesifikk prosess. Den nøyaktige analyseprosessen, bølgeformmålinger og tidsberegning varierer basert på DRAM-teknologien og kontrolleren som brukes. HyperLynx forstår protokollkravene for DDR-2,3,4,5 og LPDDR-2,3,4,5 teknologier, inkludert buffrede (registrerte) DDR5-minner. HyperLynx bruker en kombinasjon av tidsmodeller og konfigurasjonsalternativer for analyseveiviser for å etablere kontrollerens evner og hvordan du konfigurerer analysen. Controller-funksjoner som er spesifisert gjennom analyseveiviseren, inkluderer 1T/2T-adressetiming, lese- og skriveutjevning, dynamisk avslutningsoppsett, DQ/DQS-skrivebordsegenskaper og mer.

Etter hvert som datahastighetene øker, blir interaksjoner mellom signaler og Power Delivery Network (PDN) viktigere og kan forbruke en betydelig del av designens tilgjengelige driftsmargin. Modellering av disse effektene krever en nøyaktig simuleringsmodell for det kombinerte signal/strømleveringsnettverket. HyperLynx DDR-analyse er sømløst integrert med HyperLynx Advanced Solvers hybridløser for å generere disse simuleringsmodellene. Med Power-Aware analyse kan effektene av ikke-ideelle signalreturveier, deling av returbanestrøm og samtidig svitsjestøy selektivt inkluderes eller ekskluderes fra analysen, slik at størrelsen på deres innvirkning på driftsmarginer kan kvantifiseres.

DDR5-minne representerer et helt nytt kapittel i DDR-modellering og simulering, på grunn av inkludering av utjevningskretser i enhetsmottakere. Dette krever en ny generasjon DDR5 (IBIS-AMI) simuleringsmodeller og simuleringsteknikker. I tillegg krever DDR5 beregning av øyemarginer ved 1e-16 sannsynligheter, noe som ikke er mulig med konvensjonelle DDR-simuleringsteknikker. HyperLynx støtter fullt ut DDR5 IBIS-AMI-simuleringsmodeller med de nyeste funksjonene og støtter flere simuleringsmetoder for å gi forskjellige avveininger mellom simuleringshastighet og nøyaktighet. HyperLynx lar også IBIS-AMI-modeller brukes med analoge drivere med én ende som har varierende stigning/fall-impedanser og kanthastigheter - noe som ikke er naturlig del av selve IBIS-AMI-spesifikasjonen.

HyperLynx DDR4 and DDR5 screen shot showing protocol analysis and timing calculations for a DRAM chipset.

HyperLynxs DDR5 Advanced Analysis støtter samtidig modellering av stigning/fall-asymmetri og beregning av resultater ned til 1e-16, og oppfyller de strengeste kravene i DDR5-spesifikasjonen.

DDRx Design og verifisering

DDR-grensesnittanalyse