Mange utviklingsteam og kunder forventer prosessorsporing som en minimumsfunksjon i en SoC, slik at programvareutviklerne deres kan fange en oversikt over utførte instruksjoner som kan brukes til å rekonstruere den nøyaktige utførelsessekvensen til programmet deres. I 2018 opprettet RISC-V-samfunnet Efficient Trace (E-Trace) -spesifikasjonen som ville sikre kompatibilitet på tvers av RISC-V-økosystemet, som inkluderte et effektivt kodingsskjema som passer for prosessorene i det 21. århundre. Det effektive kodingsskjemaet gjør det mulig for utviklere å spore store mengder data i lengre tidsperioder, slik at utviklere kan forstå programatferd, selv i de mest komplekse flerkjernesystemene. Tessent Embedded Analytics tilbyr en bransjeledende RISC-V E-Trace-løsning.

Siemens engasjement i RISC-V går tilbake til 2016 og de tidligste dagene av RISC-V Foundation (nå RISC-V International); vi var først involvert som UltraSOC, nå som Siemens EDA. UltraSOC og Siemens bidro aktivt og omfattende til utviklingen av RISC-V-økosystemet, inkludert viktige tekniske bidrag til RISC-V Efficient Trace (E-TRACE) -standarden. Vårt engasjement fortsetter i dag gjennom RISC-V Debug Trace and Performance Monitoring SIG.

RISC-V ble opprinnelig designet for å støtte dataarkitekturforskning og utdanning. Instruksjonssettet ble startet i mai 2010 ved University of California, Berkeley i et open source-format.

På grunn av sin åpen kildekode-natur, kunne utviklere få tilgang til og endre prosessorarkitekturen uten lisensavgifter eller begrensninger. Bedrifter benyttet anledningen til å innovere med spesialiserte maskinvarekomponenter for nye applikasjoner i en tid da etterspørselen økte eksponentielt, sammen med sikkerhetsproblemer og strømstyring. Evnen til RISC-V-baserte SoC-er til å håndtere data og beregning i stor skala har vært spesielt attraktiv for selskaper som jobber innen AI, datalagring, 5G, bilindustri og sikkerhet. Andre selskaper ser på RISC-V som en løsning for rimelige innebygde systemer, for eksempel edge IoT-enheter, sensorer og aktuatorer.

Den modulære naturen til RISC-V-instruksjonssettarkitekturen (ISA) gjør det mulig for chipdesignere å tilpasse enhetene sine for forskjellige markeder og applikasjoner ved å velge grupper med instruksjoner (ISA-utvidelser). En av ISA-utvidelsesgruppene lar SoC-designere og deres kunder legge til sine egne tilpassede instruksjoner for å akselerere applikasjonen, vanligvis for å øke hastigheten på kritiske operasjoner eller kodetetthet. RISC-V tilpassede instruksjoner gir ytterligere oppfinnelse og differensiering for selskaper i mange svært konkurransedyktige markeder. Denne fleksibiliteten gir noen bekreftelses- og valideringsutfordringer for å sikre at tilpasningen ikke bare fungerer, men heller ikke bryter noe annet.

Efficient RISC-V Trace-spesifikasjonen inneholder følgende obligatoriske funksjoner:

• Instruksjonsspor
• Hart til kodergrensesnitt
• Delta-adressesporingsmodus
• Effektivt pakkeformat

Valgfrie funksjoner (ISA-utvidelser) inkluderer:

• Pensjonering med flere instruksjoner
• Dataspor
• Implisitt unntaksmodus
• Sekvensiell utledbar hoppmodus
• Implisitt returmodus
• Grenprediksjonsmodus
• Hopp målbuffermodus
• Full adressemodus
• Tegnbasert komprimering
• XOR datasporingskomprimering
• Differensiell datasporingskomprimering
• Filtrering
• Tidsstempler

Tessent Enhanced Trace Encoder fra Siemens EDA inkluderer alle obligatoriske og valgfrie funksjoner. Det inkluderer også:

• Syklusnøyaktig sporing