Solido Design Environment er et omfattende simuleringsmiljø inkludert kunstig intelligens-aktivert variasjonsbevisst design og verifisering.
Det fungerer på alle typer design, inkludert standardceller, minner, tilpassede analog/digitale og blandede signaldesign.
Bransjens ledende AI-drevne designmiljø, konstruert for de mest krevende tilpassede IC-verifiseringsutfordringene. Den leverer en silisiumprøvd pakke med verktøy for nominell, variasjonsbevisst og layout-bevisst analyse og verifisering, som sikrer robust kretsytelse, ytelse og pålitelighet.
• En løsning for nominell, variasjonsbevisst og layout-bevisst analyse og verifisering
•Støtter tredjeparts simulatorer og designmiljøer for full fleksibilitet
• Flere bruksmodeller: GUI eller batchmodus
«Verifikasjonsnøyaktighet og behandlingstid er nøkkelfaktorer i designflyten vår, da vi skaper neste generasjon minneteknologi. Siemens' Solido Design Environment-programvare har levert brute force-nøyaktig variasjonsanalyse kombinert med kraftig og brukervennlig designoptimalisering, noe som har redusert tiden det tar for oss å gå fra første design til produksjon betydelig.»
Mr. Do Chang-Ho, SK hynix Inc
«Solido Design Environment-programvaren er et tydelig eksempel på hvordan Siemens EDA lytter til brukerne sine og utvikler løsninger som gir brukerne bedre resultater. Våre designere bruker Solido Design Environment-programvare som sitt simuleringsmiljø når de skreddersyr toppmoderne CMOS-bildesensorer med lav støy, høy oppløsning, ultrahøy hastighet for et bredt spekter av applikasjoner, inkludert kinematografi, maskinsyn, bilindustri, AR/VR og mer. Vi har hatt en enestående erfaring med løsningen på grunn av produktivitetsøkende designarbeidsflyter, intuitiv resultatvisualisering og utmerket brukerstøtte.»
Sam Bagwell, Silicon Force (AMETEK, Inc.)
«For STMicroelectronics' ikke-flyktige minneteam er evnen til å relatere layoutinnsikt direkte til elektrisk oppførsel kritisk. I stedet for å oppdage layoutavhengige effekter sent i prosessen, bringer Solido Layout Analyzer denne analysen tidligere inn i flyten, forbedrer designtilliten og bidrar til å redusere tiden vi bruker på å feilsøke komplekse designblokker i flere uker. Vi planlegger å teste og validere fordelene i vår pågående designaktivitet.»
Gianbattista Lo Giudice, STMicroelectronics
