Skip to main content
Denne siden vises ved hjelp av automatisk oversettelse. Vis på engelsk i stedet?

Oversikt

ReqTracer

ReqTracer bygger bro mellom designspesifikasjoner og krav for å forbedre både tradisjonell (rettet test) og avansert verifiseringsproduktivitet og effektivitet.

Les bloggenSe faktaark

Ta kontakt med vårt salgsteam: 1-800-547-3000

ReqTracer - Håndtere krav i designflyten
Viktige funksjoner

ReqTracer

Å bestemme om designkrav er oppfylt innebærer at du kan spore dem fra spesifikasjon gjennom RTL-beskrivelse og videre til bekreftelsesresultater - en beste praksis for enhver kravbasert designflyt. ReqTracer lar deg enkelt implementere og spore en kravdrevet prosjektutviklingsprosess.

Denne simulering og verifisering

Utvalgte hvitbøker

UVM og systemVerilog

Kommende og on-demand arrangementer

Se alle tilgjengelige UVM & SystemVerilog-videoopptak på Verifikasjonsakademi.

En person som har på seg et virtual reality-headset samhandler med en holografisk skjerm av elektroniske komponenter.
SVA implementering og kodeeksempler
all

Introduksjon til SystemVerilog-påstander

WEBINAR PÅ FORESPØRSEL

I dette webinaret lærer du hvordan du implementerer samtidige påstander ved hjelp av SystemVerilog Assertions (SVA), og få en dypere forståelse av hvordan de kan utfylle dine eksisterende verifiseringsmetoder.

2022 Wilson Survey-kortgrafikk - 320x180
Siste bransjens ASIC- og FPGA-trender
all

Wilson Research - 2022 Funksjonell verifiseringsstudie

WEBINAR PÅ FORESPØRSEL

Harry Foster fremhever nøkkelfunnene fra Wilson Research Group Functional Verification Study i 2022, og gir sin tolkning og analyse bak dagens nye trender innen ASIC- og FPGA-design og verifisering.

Opprett en UVM-testbenk på en dag ved hjelp av en rask, repeterbar tilnærming
Rask oppretting av testbenk
all

Lag en UVM-testbenk på en dag - repeterbar tilnærming

WEBINAR PÅ FORESPØRSEL

I dette webinaret lærer du hvordan UVM Framework og Questa Verification IP muliggjør

oppretting av testbenk på en dag, slik at teamet kan fokusere på å lage tester og avslutte dekning.

En mann bruker et nettbrett for å kontrollere to robotarmer på gulvet i et produksjonsanlegg
Skriv proxy-drevne testbenker
all

Enkel testskriving med en proxy-drevet testbenk

WEBINAR PÅ FORESPØRSEL

I dette webinaret undersøker vi måter å lage kraftige gjenbrukbare testbenker ved å skjule signalene og gi testforfatterne en proxy som lar dem begynne å skrive tester umiddelbart.

Retningslinjer for UVM-koding: tips og triks du sannsynligvis ikke visste
Hva du må og ikke bør gjøre med UVM-sekvenser
all

Retningslinjer for UVM-koding - tips og triks

WEBINAR PÅ FORESPØRSEL

I dette webinaret lærer du hvordan du lager testbenk-transaksjoner og komponentklasser som enkelt feilsøkes og gjenbrukes. Ytterligere regler vises for SystemVerilog-kode for å forhindre vanlige feil.

Tar SystemVerilog-arrays til neste dimensjon
Lær vektorer og matriseforskjeller
all

Tar SystemVerilog-arrays til neste dimensjon

WEBINAR PÅ FORESPØRSEL

I dette webinaret lærer du at SystemVerilog har mange dynamiske data- og matrisetyper. Du vil bli vist hvilke du skal velge for resultattavler, sparsomme minner, hashmatriser, testbenker og mer.

Få bitene dine sammen: SystemVerilog-strukturer og pakker
Strukturer for modellering av maskinvare
all

SystemVerilog strukturer og pakker

WEBINAR PÅ FORESPØRSEL

I dette webinaret lærer du hvordan du kan modellere maskinvareregistre ned til bitnivå, eller bygge komplekse datatyper som inneholder en blanding av forskjellige elementer, for eksempel 4-tilstandslogikk, 2-tilstanders heltall, reelle tall og oppregnede typer.

Stimulerende simulering: UVM-transaksjoner
Utvide transaksjonsklasser
all

Stimulerende simulering: UVM-transaksjoner

WEBINAR PÅ FORESPØRSEL

I dette webinaret lærer du hvordan du lager klasser for UVM-transaksjoner, også kjent som sekvenselementer. Du vil også bli vist hvor er disse opprettet og brukt i en testbenk, og hvilken klasse bør du starte med.

Stimulerende simulering 2: UVM-sekvenser
Stimulus med virtuelle sekvenser
all

Stimulerende simulering 2: UVM-sekvenser

WEBINAR PÅ FORESPØRSEL

I dette webinaret lærer du å lage klasser for UVM-sekvenser, som inneholder en eller flere transaksjoner, hvordan en testklasse starter en sekvens og hvordan transaksjoner flyter til og fra sekvensen til resten av testbenken.

Grunnleggende om Verilog for SystemVerilog begrenset tilfeldig verifisering.
Lær å analysere Verilog-uttrykk
all

Grunnleggende om Verilog for SystemVerilog begrenset tilfeldig

WEBINAR PÅ FORESPØRSEL

I dette webinaret lærer du de to vanligste problemene når begrensningsløsningsresultater ikke samsvarer med intensjonen din: hvordan Verilog-uttrykksevalueringsregler gjelder og innflytelsen sannsynligheten har på valg av løsningsverdier.

UVM 1800.2 og den nye og forbedrede UVM-kokeboken.
Viktige tillegg i UVM 1800.2
all

UVM 1800.2 og den nye og forbedrede UVM-kokeboken

WEBINAR PÅ FORESPØRSEL

I dette webinaret lærer du endringene i UVM 1800.2 fra UVM 1.2 og 1.1d slik at du kan være forberedt på å omfavne den nye standarden. Vi dekker viktige tillegg i UVM 1800.2 og hva som er i den nye UVM Cookbook.

Klar til å snakke med noen i dag?

Vi står klar til å svare på spørsmålene dine.

Ta kontakt med vårt salgsteam 1-800-547-3000

Snakk med en ekspert

Lær mer

Verifikasjonsakademi

Verification Academy gir ferdighetene som er nødvendige for å modne en organisasjons funksjonelle verifiseringsprosessfunksjoner, og gir en metodisk bro mellom verdiforslag på høyt nivå og detaljer på lavt nivå.

Se ressurser

Verification Horizons blogg

Innsikt og oppdateringer om konsepter, verdier, standarder, metoder og eksempler for å hjelpe til med forståelsen av hva avanserte funksjonelle verifiseringsteknologier kan gjøre og hvordan de kan brukes mest effektivt.

Les bloggen

Verifikasjonshorisonter

Verification Horizons-publikasjonen gir konsepter, verdier, metoder og eksempler for å hjelpe til med forståelsen av hva avanserte funksjonelle verifiseringsteknologier kan gjøre og hvordan de kan brukes mest effektivt.

Se siste utgave