all
C++/SystemC Synthesis
En omfattende HLS-flyt som tar C ++ eller SystemC som designinngang og optimalt målretter ASIC-, eFPGA- eller FPGA-implementeringer innstilt for frekvens- og målteknologi.
Syntese og verifisering på høyt nivå
Siemens High-Level Synthesis (HLS) and Verification (HLV) plattform forbedrer ASIC- og FPGA-design- og verifiseringsflyten sammenlignet med tradisjonell RTL. Bruk av C ++ eller SystemC Catapult gir ledende kvalitet på resultater for ytelse, kraft og areal, i tillegg til unike HLV-løsninger.
TRENDER OG TEKNOLOGIER
RTL-design og verifisering er for treg og dyr
RTL-produktiviteten, spesielt for nye og komplekse verdiskapende blokker, har stoppet. Design- og verifiseringsutfordringene ved å lage nye og nye arkitekturer som gir fordeler innen silisium for trådløs, 5G, AI/ML, bilindustri eller video/bildebehandling, gjør ikke livet enklere for designteam.
Arkitekturutforskning
Vil maskinvaren din være begrenset med systemytelse? Valgte du riktig grunnleggende minnearkitektur? Eller fant du bare ut av det under systemintegrasjonen? Syntese på høyt nivå akselererer utforskningen av designrommet.
Optimal kraftytelse og område
Det er vanskelig å levere en optimal balanse mellom ytelse, kraft og areal for designbehovene dine. For lite ytelse, for mye strøm eller for mye område, og du kan gå glipp av en produktsyklus. Utnytt HLS for å designe bedre og raskere.
Feilsøker du fortsatt RTL?
Å oppdage feil sent i RTL betyr tapte muligheter, mindre konkurransedyktig silisium, forsinkelser med tape out og ECO-hodepine. Catapult HLS-design og verifisering leverer riktig førstegangs RTL-design, med reduserte server- og verktøykostnader.
VIRTUELT HLS-SEMINAR
Katapultkunder diskuterer deres virkelige bruk av HLS
De siste årene har det vært en eksplosjon i adopsjonen av HLS for chipdesign drevet av økende design- og verifiseringskompleksitet samt tid til markedspress. Catapult HLS gjør det mulig for designere å få sjetongene sine til markedet raskere ved å forkorte den generelle design- og verifiseringsflyten.
Catapult High-Level Synthesis Solutions
Catapult High-Level Synthesis-løsninger leverer C ++ og SystemC språkstøtte, FPGA- og ASIC-uavhengighet, ASIC-effektestimering og optimalisering pluss det siste innen fysisk bevisst multi-VT-område og ytelsesoptimalisering for å heve designene dine.
Catapult High-Level Verification Solutions
Fremskynd flyten for verifisering på høyt nivå (HLV) med kjente og pålitelige metoder ved hjelp av Catapult HLV-plattformen. Reduser den totale behandlingstiden og kostnadene for SoC-verifisering med opptil 80% ved å utnytte designkontroll på høyt nivå, kode/funksjonell dekning og statiske pluss formelle metoder.
Ressursbibliotek
Katapult-syntese på høyt nivå
Finn ut hvordan Catapult High-Level Synthesis and Verification plattform lar deg gjøre mer, og gjøre det bedre. Lær om AI/ML, dyp læring, datasyn, kommunikasjon, video og mer. Siemens verktøy for syntese og verifisering på høyt nivå (HLS & HLV) gir konkurransefortrinnet du trenger.
