FormalPro bruker statiske formelle verifiseringsteknikker for å bevise at et design er funksjonelt identisk med sin gyldne referanse. Dette er størrelsesordener raskere enn tradisjonell simulering på portnivå - design som tar dager eller uker kan verifiseres i timer eller til og med minutter ved hjelp av FormalPro.
Bevis raskt at et design er funksjonelt identisk - sammenlign RTL med gate netlist for syntese, gate to gate netlists for layoutspinn. Bruk ett verktøy og flyt for alle designene dine.
Rask verifisering av portdesign med flere millioner og dramatisk reduksjon i verifiseringstid ved bruk av statiske formelle verifiseringsteknikker. Raskeste vei til å korrigere design med et omfattende feilsøkingsverktøy som identifiserer plassering/årsak til feil og den unike «hva om» -evnen til å undersøke designendringer i den eksisterende verifiseringsøkten.
Bli med i diskusjonen om nye emner, funksjoner, innhold og tekniske eksperter.
Få tilgang til detaljerte brukerprogramnotater, opplæringsressurser og mer.
Hjelper deg med å oppnå maksimal forretningspåvirkning ved å adressere komplekse teknologi- og bedriftsutfordringer med en unik blanding av utviklings- og designopplevelse og metodikkekspertise.
