all
Catapult Coverage
HLS-bevisst kodedekning inkludert støtte for uttalelse, gren, tilstand, uttrykk (FEC) og arraytilgangsdekning pluss SystemVerilog-inspirert funksjonell dekning med støtte for dekkgrupper, dekningspunkter, kasser og kryss.
High-Level Verification Solutions
Siemens tilbyr klasseledende produkter og metodikk for design på høyt nivå, og leverer løsninger på flere punkter i designprosessen. Designkontroll, kode og funksjonell dekning og formell verifisering for C ++ og SystemC ekvivalenskontroll.
Katapult High-Level Verification Solutions
Fremskynd flyten for verifisering på høyt nivå (HLV) med kjente og pålitelige metoder ved hjelp av Catapult HLV-plattformen. Reduser den totale behandlingstiden og kostnadene for SoC-verifisering med opptil 80% ved å utnytte designkontroll på høyt nivå, kode/funksjonell dekning og statiske pluss formelle metoder.
VIRTUELT HLS-SEMINAR
Katapultkunder diskuterer deres virkelige bruk av HLS
De siste årene har det vært en eksplosjon i adopsjonen av HLS for chipdesign drevet av økende design- og verifiseringskompleksitet samt tid til markedspress. Catapult HLS gjør det mulig for designere å få sjetongene sine til markedet raskere ved å forkorte den generelle design- og verifiseringsflyten.
