Katapult Syntese og verifisering på høyt nivå

Catapult har den bredeste porteføljen av maskinvaredesignløsninger for C ++ og SystemC-basert High-Level Synthesis (HLS). Catapults fysisk bevisste, multi-VT-modus, med laveffektestimering og optimalisering, pluss en rekke ledende verifikasjonsløsninger gjør Catapult HLS til mer enn bare «C til RTL».

HLS & HLV kommende arrangementer HLS & HLV ressursbibliotek

Katapult High-Level Synthesis Solutions

Catapult High-Level Synthesis-løsninger leverer C ++ og SystemC språkstøtte, FPGA- og ASIC-uavhengighet, ASIC-effektestimering og optimalisering pluss det siste innen fysisk bevisst multi-VT-område og ytelsesoptimalisering for å heve designene dine.

C++/SystemC Synthesis

En omfattende HLS-flyt som tar C ++ eller SystemC som designinngang og optimalt målretter ASIC-, eFPGA- eller FPGA-implementeringer innstilt for frekvens- og målteknologi.

Løsninger med lav effekt

Når det gjelder tidlig designutforskning, kraftestimering og optimalisering for ASIC RTL med lav effekt, genererer Catapult svært effektiv RTL som er optimalisert med vår PowerPro teknologi under panseret.

En vektorgrafikk av en katapult med merkede deler som 'Arm', 'Motvekt' og 'Trigger'.

AI-løsninger

Catapult AI forbedrer HLS for akselerert designutforskning, kvantiseringsanalyse og ytelse, kraft- og arealprediksjon.

Katapult High-Level Verification Solutions

Fremskynd flyten for verifisering på høyt nivå (HLV) med kjente og pålitelige metoder ved hjelp av Catapult HLV-plattformen. Reduser den totale behandlingstiden og kostnadene for SoC-verifisering med opptil 80% ved å utnytte designkontroll på høyt nivå, kode/funksjonell dekning og statiske pluss formelle metoder.

Catapult Coverage

HLS-bevisst kodedekning inkludert støtte for uttalelse, gren, tilstand, uttrykk (FEC) og arraytilgangsdekning pluss SystemVerilog-inspirert funksjonell dekning med støtte for dekkgrupper, dekningspunkter, kasser og kryss.

Catapult Formal Verification Tools

Finn formelt feil, tvetydigheter og problemdesignproblemer eller brukerbegrensningsfeil tidlig i HLS-prosessen. Selv med forskjeller i timing og grensesnitt, muliggjør Catapult Formal verifisering og en dekningslukningsflyt.

SLEC System

Kontroller korrektheten til RTL mot modellene på høyt nivå ved hjelp av SLEC. Aktiverer bevis på at spesifikasjon og implementering er identiske til tross for forskjeller i språk, timing eller abstraksjon.

Verifisering på høyt nivå

Questa HL-SystemC

Designverifisering på høyt nivå med Questa HL-SYC-utvidelse bidrar til å eliminere problemer før syntese ved å starte verifisering tidligere i flyten.