Oversikt
Calibre RealTime Digital
Calibre RealTime Digital-grensesnittet gjør det mulig å sjekke regler for Calibre-signeringsdesign på forespørsel for digitale designflyter, slik at fysiske design- og verifiseringsingeniører kan optimalisere sine manuelle DRC-reparasjoner og fokusere på å oppfylle sine mål for kraft, ytelse og område (PPA) på langt kortere tid.
Ta kontakt med vårt tekniske team: 1-800-547-3000
Calibre DRC Tillit til digital design
Calibre RealTime Digital-grensesnittet gjør det mulig for P&R-ingeniører å optimalisere DRC-reparasjoner under manuell DRC-lukking «last mile», slik at de kan spare uker fra tapeout-planen og fokusere på å oppfylle sine mål for kraft, ytelse og område (PPA).
Umiddelbar DRC-tilbakemelding
Gir umiddelbar tilbakemelding fra DRC ved hjelp av standard støpekvalifiserte Calibre-regeldekk i P&R, noe som akselererer DRC-lukking for digitale design.
Konfigurer tilpassede sjekkoppskrifter
Calibre RealTime Digital-grensesnittet gjør det mulig for designere å konfigurere sjekkoppskrifter som passer for celle-, blokk- og fullbrikkdesign, slik at P&R-ingeniører kan utføre målrettet DRC-kontroll og systematisk finne og fikse DRC-problemer med redusert antall DRC-iterasjoner.
Bekreft IP/Full Chip-grensesnitt DRC
P&R-ingeniører kan utføre øyeblikkelig signering av DRC-kontroll, inkludert basislag DRC, på «siste mil» manuelle reparasjoner i P&R, noe som muliggjør akselerert DRC-lukking.
Klar til å lære mer om Calibre?
Vi står klar til å svare på spørsmålene dine! Ta kontakt med teamet vårt i dag
Ring: 1-800-547-3000
Calibre konsulenttjenester
Vi hjelper deg med å ta i bruk, distribuere, tilpasse og optimalisere dine komplekse designmiljøer. Direkte tilgang til ingeniør- og produktutvikling lar oss utnytte dyp domene- og fagkompetanse.
Støttesenter
Siemens Support Center gir deg alt på ett brukervennlig sted -
kunnskapsbase, produktoppdateringer, dokumentasjon, støttesaker, lisens/bestillingsinformasjon og mer.
Kaliber IC-design og produksjon
Calibre-verktøypakken leverer nøyaktig, effektiv, omfattende IC-verifisering og optimalisering på tvers av alle prosessnoder og designstiler samtidig som ressursbruk og tapeout-planer minimeres.