Omfattende analysebasert layoutmodifikasjon
Calibre YieldenHancer SmartFill-funksjonalitet kombinerer avansert designanalyse med flere fyllingsløsninger for optimal fyllingsstrategi som er riktig etter konstruksjon for både digitale og analoge design. SmartFill gjør det mulig for designere å tilfredsstille komplekse IC-fyllingsbegrensninger i ett enkelt pass.
SmartFill, bransjens ledende fyllingsløsning
Calibre YieldenHancer SmartFill-funksjonalitet kombinerer avansert designtetthetsanalyse med flere fyllingsløsninger for optimal fyllingsstrategi for korrekte konstruksjonsresultater i både digitale og tilpassede og analoge design. SmartFill gjør det mulig for designere å tilfredsstille komplekse IC-fyllingsbegrensninger i ett enkelt pass, med minimal innvirkning på kretsytelsen
Optimalisert layoutmodifikasjon som passer inn i designflyter
Calibre YielDenhancer-flyter inkluderer tid-til-markedsløsninger som ECO Fill. Muligheten til å lese LEF/DEF og skrive ut endringer i en inkrementell DEF lar verktøyet passe inn i alle P & R-miljøer
Programmerbar kantmodifikasjon
Calibre YieldEnhancer programmerbar kantmodifikasjon er en samling automatiserte kant- og polygonmanipuleringsfunksjoner. DFM-egenskap bestemmer hvor mye formen skal flyttes, og tilordner deretter verdien til polygonen. Calibre YielDenhancer-verktøyet leser deretter egenskapen og flytter oppsettet.
Klar til å lære mer om Calibre?
Vi står klar til å svare på spørsmålene dine! Ta kontakt med teamet vårt i dag
Ring: 1-800-547-3000
Calibre konsulenttjenester
Vi hjelper deg med å ta i bruk, distribuere, tilpasse og optimalisere dine komplekse designmiljøer. Direkte tilgang til ingeniør- og produktutvikling lar oss utnytte dyp domene- og fagkompetanse.
Støttesenter
Siemens Support Center gir deg alt på ett brukervennlig sted -
kunnskapsbase, produktoppdateringer, dokumentasjon, støttesaker, lisens/bestillingsinformasjon og mer.
Kaliber IC-design og produksjon
Calibre-verktøypakken leverer nøyaktig, effektiv, omfattende IC-verifisering og optimalisering på tvers av alle prosessnoder og designstiler samtidig som ressursbruk og tapeout-planer minimeres.