Optimaliser
Samoptimalisering for kraft, ytelse, areal, kostnad og pålitelighet på tvers av silisium, pakke, interposer og PCB

En integrert IC-emballasjeløsning som dekker alt fra planlegging og prototyping til signering for ulike integrasjonsteknologier som FCBGA, FOWLP, 2.5/3DIC og andre. Våre 3D IC-emballasjeløsninger hjelper deg med å overvinne begrensningene ved monolitisk skalering.
Halvlederindustrien har gjort store fremskritt innen ASIC-teknologi de siste 40 årene, noe som har ført til bedre ytelse. Men etter hvert som Moores lov nærmer seg grensene, blir skaleringsenheter vanskeligere. Krympende enheter tar nå lengre tid, koster mer og byr på utfordringer innen teknologi, design, analyse og produksjon. Dermed går det inn i 3D IC.
3D IC er et nytt designparadigme drevet av den avtagende avkastningen av IC-teknologiskalering, AKA Moore's Law.
Alternativer inkluderer nedbrytning av et System-on-Chip (SOC) i mindre underfunksjoner eller komponenter kjent som «chipletter» eller «hard IP», og bruk av flere dyser for å overvinne begrensningene pålagt av størrelsen på en retikkel.
Oppnådd ved å bringe minnekomponenter nærmere behandlingsenhetene, redusere avstanden og ventetiden ved tilgang til data. Komponenter kan også stables vertikalt, noe som gir kortere fysiske avstander mellom dem.
Det er flere fordeler med heterogen integrasjon, inkludert muligheten til å blande forskjellige prosess- og teknologinoder, samt muligheten til å utnytte 2,5D/3D-monteringsplattformer.
Våre 3D IC-designløsninger støtter arkitektonisk planlegging/analyse, fysisk designplanlegging/verifisering, elektrisk og pålitelighetsanalyse og test/diagnostisk støtte gjennom produksjonsoverlevering.

Et komplett system for heterogen systemplanlegging, som tilbyr fleksibel logikkredigering for sømløs tilkobling fra planlegging til endelig system LVS. Floorplanleggingsfunksjonalitet støtter skalering av komplekse heterogene design.

Oppnå raskere designsyklustider og vei til tapeout med designrutbarhet og PPA-lukking under plasseringsoptimalisering. Optimalisering i hierarkiet sikrer lukking av timing på toppnivå. Optimaliserte designspesifikasjoner gir bedre PPA, sertifisert for TSMC avanserte noder.

En enkelt plattform støtter avansert SIP-, chiplet-, silisiuminterposer-, organisk- og glasssubstratdesign, noe som reduserer designtiden med en avansert IP-gjenbruksmetodikk. Kontroll av samsvar i design for SI/PI og prosessregler eliminerer analyse- og signeringsgjentakelser.

Denne løsningen verifiserer pakkesammenettlisten mot en «gylden» referansenettliste for å sikre funksjonell korrekthet. Den bruker en automatisert arbeidsflyt med formell verifisering, og kontrollerer alle sammenkoblinger mellom halvlederenheter på få minutter, og sikrer høy nøyaktighet og effektivitet.


Termisk løsning som dekker transistor til systemnivå og skalerer fra tidlig planlegging til systemsignering, for detaljert termisk analyse på stansenivå med nøyaktige pakke- og grenseforhold. Reduser kostnadene ved å minimere behovet for testbrikker og bidra til å identifisere problemer med systemets pålitelighet.
.png?auto=format,compress&fit=crop&crop=faces,edges&w=640&h=360&q=60)
eCAD-spesifikk administrasjon av bibliotek og designdata. Sikrer WIP-datasikkerhet og sporbarhet, med komponentvalg, bibliotekdistribusjon og modellgjenbruk. Sømløs PLM-integrasjon for produktlivssyklusstyring, produksjonskoordinering, nye delforespørsler og ressursadministrasjon.

Håndter flere die/chipletter gjennom testing på stansnivå og stabelnivå, som støtter IEEE-standarder som 1838, 1687 og 1149.1. Den gir full tilgang til matrice-in-package, wafer-testvalidering og utvider 2D DFT til 2,5D/3D, ved hjelp av Tessent Streaming Scan Network for sømløs integrasjon.

Eliminer tid brukt på å utvikle og vedlikeholde tilpassede bussfunksjonelle modeller (BFM) eller verifiseringskomponenter. Avery Verification IP (VIP) gjør det mulig for System- og System-on-Chip (SoC) -team å oppnå dramatiske forbedringer i verifiseringsproduktiviteten.

Solido Intelligent Custom IC-plattformen, drevet av proprietær AI-aktivert teknologi, tilbyr ledende kretsverifiseringsløsninger designet for å møte 3D IC-utfordringer, oppfylle strenge krav til signal, kraft og termisk integritet og akselerere utviklingen.

Sørg for sammenkoblingspålitelighet og ESD-motstandsdyktighet med omfattende punkt-til-punkt-motstand (P2P) og strømtetthetsmålinger (CD) på tvers av dysen, interposeren og pakken. Ta hensyn til forskjeller i prosessnode og ESD-metodikk med robust sammenkobling mellom beskyttelsesenheter.
En chiplet er designet med den forståelse at den vil være koblet til andre chipletter i en pakke. Nærhet og kortere sammenkoblingsavstand betyr mindre energiforbruk, men det betyr også å koordinere et større antall variabler som energieffektivitet, båndbredde, areal, ventetid og tonehøyde.
Samoptimalisering for kraft, ytelse, areal, kostnad og pålitelighet på tvers av silisium, pakke, interposer og PCB
Gi designingeniører tilgjengelige teknologier som reduserer avhengigheten av eksperter
Skalerbarhet for å administrere og kommunisere heterogene data på tvers av team i hele bedriften og opprettholde digital kontinuitet
Eliminer iterasjoner gjennom tidlig innsikt i nedstrøms ytelse og prosesseffekter gjennom kontinuerlig verifisering
Forstå 3D IC-teknologi: Avduking av fremtiden for integrerte kretser PRESSEMELDING: Siemens automatiserer 2.5D og 3D IC-design-for-test med den
nye Tessent Multi die-løsningen Slipp løs 3D IC-design
produktivitet a>
Nå ut med spørsmål eller kommentarer. Vi er her for å hjelpe!