Tessent UltraSight-V

Veel ontwikkelingsteams en klanten verwachten dat processortracering een minimumfunctie is van een SoC, zodat hun softwareontwikkelaars een record kunnen vastleggen van de uitgevoerde instructies die kunnen worden gebruikt om de exacte uitvoeringsvolgorde van hun programma te reconstrueren. In 2018 heeft de RISC-V-gemeenschap de Efficient Trace-specificatie (E-Trace) opgesteld die zou zorgen voor compatibiliteit in het hele RISC-V-ecosysteem, waaronder een efficiënt coderingsschema dat geschikt was voor de processors van de 21e eeuw. Dankzij het efficiënte coderingsschema kunnen ontwikkelaars grote hoeveelheden gegevens gedurende langere perioden traceren, zodat ontwikkelaars inzicht krijgen in het gedrag van programma's, zelfs in de meest complexe systemen met meerdere kernen. Tessent Embedded Analytics biedt een toonaangevende RISC-V E-Trace-oplossing.

De betrokkenheid van Siemens bij RISC-V gaat terug tot 2016 en de begindagen van de RISC-V Foundation (nu RISC-V International); we waren aanvankelijk betrokken als UltraSoc, nu als Siemens EDA. UltraSoc en Siemens hebben actieve en uitgebreide bijdragen geleverd aan de ontwikkeling van het RISC-V-ecosysteem, waaronder belangrijke technische bijdragen aan de RISC-V Efficient Trace (E-TRACE) -standaard. Onze betrokkenheid wordt vandaag voortgezet via de RISC-V Debug Trace en Performance Monitoring SIG.

RISC-V werd oorspronkelijk ontworpen om onderzoek en onderwijs op het gebied van computerarchitectuur te ondersteunen. De instructieset werd in mei 2010 gestart aan de University of California, Berkeley in een open-source formaat.

Vanwege het open-source karakter konden ontwikkelaars toegang krijgen tot de processorarchitectuur en deze wijzigen zonder licentiekosten of beperkingen. Bedrijven maakten van de gelegenheid gebruik om te innoveren met gespecialiseerde hardwarecomponenten voor opkomende toepassingen in een tijd waarin de vraag exponentieel toenam, naast veiligheidsproblemen en energiebeheer. Het vermogen van op RISC-V gebaseerde SoC's om op grote schaal gegevens en berekeningen te verwerken was bijzonder aantrekkelijk voor bedrijven die actief zijn op het gebied van AI, gegevensopslag, 5G, automobielindustrie en beveiliging. Andere bedrijven beschouwen RISC-V als een oplossing voor goedkope geïntegreerde systemen, zoals geavanceerde IoT-apparaten, sensoren en actuatoren.

Het modulaire karakter van de RISC-V-instructiesetarchitectuur (ISA) stelt chipontwerpers in staat hun apparaten aan te passen voor verschillende markten en toepassingen door groepen instructies te selecteren (ISA-extensies). In een van de ISA-uitbreidingsgroepen kunnen SoC-ontwerpers en hun klanten hun eigen aangepaste instructies toevoegen om hun toepassing te versnellen, meestal om kritieke bewerkingen of codedichtheid te versnellen. RISC-V-instructies op maat zorgen voor verdere uitvindingen en differentiatie voor bedrijven in veel zeer concurrerende markten. Deze flexibiliteit brengt wel wat verificatie- en validatieproblemen met zich mee om ervoor te zorgen dat de aanpassing niet alleen werkt, maar ook niets anders kapot maakt.

De Efficient RISC-V Trace-specificatie bevat de volgende verplichte functies:

• Instructie, tracering
• Interface van hart naar encoder
• Modus voor het traceren van Delta-adressen
• Efficiënt pakketformaat

Optionele functies (ISA-extensies) zijn onder meer:

• Pensioen voor meervoudig onderwijs
• Gegevens traceren
• Impliciete uitzonderingsmodus
• Sequentieel, afleidbare springmodus
• Impliciete terugkeermodus
• Modus voor het voorspellen van filialen
• Jump Target-cachemodus
• Volledige adresmodus
• Compressie op basis van tekens
• Compressie van XOR-gegevens
• Differentiële compressie van datatracering
• Filteren
• Tijdstempels

De Tessent Enhanced Trace Encoder van Siemens EDA bevat alle verplichte en optionele functies. Het bevat ook:

• Nauwkeurige tracering van de cyclus