ReqTracer

In dit webinar leert u hoe u gelijktijdige beweringen kunt implementeren met behulp van SystemVerilog Assertions (SVA), en krijgt u een beter inzicht in hoe ze uw bestaande verificatiemethodologieën kunnen aanvullen.

Harry Foster belicht de belangrijkste bevindingen van de Wilson Research Group Functional Verification Study uit 2022 en geeft zijn interpretatie en analyse van de opkomende trends van vandaag op het gebied van ASIC- en FPGA-ontwerp en -verificatie.

In dit webinar leert u hoe het UVM Framework en Questa Verification IP dit mogelijk maken

Creatie van een testbank in één dag, zodat het team zich kan concentreren op het opstellen van tests en het afsluiten van de verslaggeving.

In dit webinar onderzoeken we manieren om krachtige herbruikbare testbanken te maken door de signalen te verbergen en uw testschrijvers een proxy te geven waarmee ze onmiddellijk kunnen beginnen met het schrijven van tests.

In dit webinar leert u hoe u testbench-transacties en componentklassen kunt maken die eenvoudig kunnen worden gedebugd en opnieuw kunnen worden gebruikt. Er worden aanvullende regels weergegeven voor de SystemVerilog-code om veelvoorkomende fouten te voorkomen.

In dit webinar zult u leren dat SystemVerilog veel dynamische data- en arraytypes heeft. U zult zien welke u moet kiezen voor scoreborden, weinig geheugen, hash-arrays, testbanken en meer.

In dit webinar leert u hoe u hardwareregisters tot op bitniveau kunt modelleren, of complexe gegevenstypen kunt samenstellen die een combinatie van verschillende elementen bevatten, zoals logica met vier toestanden, gehele getallen met twee toestanden, reële getallen en opgesomde typen.

In dit webinar leert u hoe u klassen kunt aanmaken voor UVM-transacties, ook wel sequentie-items genoemd. U krijgt ook te zien waar deze worden gemaakt en gebruikt in een testbank, en met welke klas u moet beginnen.

In dit webinar leert u klassen te maken voor UVM-sequenties, die een of meer transacties bevatten, hoe een testklasse een reeks start en hoe transacties van en naar de reeks naar de rest van de testbank stromen.

In dit webinar leert u de twee meest voorkomende problemen wanneer de resultaten van een beperkingsoplosser niet overeenkomen met uw bedoeling: hoe de evaluatieregels van Verilog van toepassing zijn en de invloed die waarschijnlijkheid heeft op de keuze van oplossingswaarden.

In dit webinar leert u de wijzigingen in UVM 1800.2 ten opzichte van UVM 1.2 en 1.1d, zodat u voorbereid bent om de nieuwe standaard te omarmen. We behandelen de belangrijkste toevoegingen in UVM 1800.2 en wat er in het nieuwe UVM-kookboek staat.