all
C++/systemC Synthesis
Een uitgebreide HLS-flow met C++ of SystemC als ontwerpinvoer en optimaal gericht is op ASIC-, eFPGA- of FPGA-implementaties die zijn afgestemd op frequentie- en doeltechnologie.
Synthese en verificatie op hoog niveau
Het High-Level Synthesis (HLS) and Verification (HLV) platform van Siemens verbetert uw ASIC- en FPGA-ontwerp en -verificatiestroom in vergelijking met traditionele RTL. Het gebruik van C++ of SystemC Catapult levert resultaten van toonaangevende kwaliteit op het gebied van prestaties, vermogen en oppervlakte, naast unieke HLV-oplossingen.
TRENDS EN TECHNOLOGIEËN
Het ontwerp en de verificatie van RTL zijn te traag en te duur
De productiviteit van RTL, vooral voor nieuwe en complexe blokken met toegevoegde waarde, is tot stilstand gekomen. De uitdagingen op het gebied van ontwerp en verificatie die gepaard gaan met het creëren van nieuwe en nieuwe architecturen die voordelen bieden op het gebied van silicium voor draadloze, 5G-, AI/ML-, automobiel- of video-/beeldverwerking, maken het leven van ontwerpteams niet eenvoudiger.
Onderzoek naar architectuur
Zal de systeemprestatie van uw hardware beperkt zijn? Hebt u de juiste fundamentele geheugenarchitectuur gekozen? Of bent u daar pas achter gekomen tijdens de systeemintegratie? Synthesis op hoog niveau versnelt de verkenning van uw ontwerpruimte.
Optimale stroomprestaties en -oppervlak
Het is moeilijk om een optimale balans te vinden tussen prestaties, vermogen en oppervlakte voor uw ontwerpbehoeften. Te weinig prestaties, te veel vermogen of te veel ruimte en u zou een productcyclus kunnen missen. Maak gebruik van HLS om beter en sneller te ontwerpen.
Debugt u nog steeds RTL?
Als u pas laat in RTL bugs ontdekt, betekent dit gemiste kansen, minder competitief silicium, vertragingen en ECO-hoofdpijn. Het ontwerp en de verificatie van Catapult HLS leveren voor het eerst de juiste RTL-ontwerpen op, met lagere server- en gereedschapskosten.
VIRTUEEL HLS-SEMINAR
Klanten van Catapult bespreken hun gebruik van HLS in de echte wereld
De afgelopen jaren is het gebruik van HLS voor chipontwerp explosief toegenomen als gevolg van de toenemende complexiteit van het ontwerp en de verificatie en de tijdsdruk op de markt. Catapult HLS stelt ontwerpers in staat hun chips sneller op de markt te brengen door de algemene ontwerp- en verificatiestroom te verkorten.
High-Level Synthesis Solutions voor katapult
De oplossingen van Catapult High-Level Synthesis bieden taalondersteuning voor C++ en SystemC, FPGA- en ASIC-onafhankelijkheid, ASIC-vermogensschatting en -optimalisatie plus het laatste nieuws op het gebied van Physical Aware Multi-VT-gebied en prestatieoptimalisatie om uw ontwerpen naar een hoger niveau te tillen.
High-Level Verification Solutions voor Catapult
Versnel uw High-Level Verification (HLV) -flow met bekende en vertrouwde methoden met behulp van het Catapult HLV-platform. Verkort de totale doorlooptijd en kosten van uw SoC-verificatie met wel 80% door gebruik te maken van hoogwaardige ontwerpcontrole, code/functionele dekking en statische en formele methoden.
