Catapult: synthese- en verificatiegebeurtenissen op hoog niveau

Bouw de meest energiezuinige inferentieversneller voor randapparatuur, waarbij de overwinning naar het team gaat dat de laagste energie per gevolgtrekking behaalt. U moet voldoen aan strenge nauwkeurigheids- en gebiedsvereisten om te winnen.

Neem deel aan dit webinar en de HLS Summer Hackathon om neurale netwerken van Python om te zetten in RTL AI-accelerators met Catapult AI NN, om de afwegingen tussen PPA te verkennen, te integreren met RISC-V en om FPGA- of ASIC-randontwerpen te richten.

RISC-V: Processoren op maat voor prestaties/efficiëntie. Leer in deze workshop HLS om een wake-word-inferencing-coprocessor te bouwen en te integreren, waarbij vermogen, prestaties en ruimtewinst worden vergeleken.

Edge AI heeft energie-efficiëntie en prestaties nodig. Balans met aangepaste hardware! Ontdek hoe HLS overgaat van Python naar hardware op maat. Bouw een AI-versneller voor wake-word-inferentie en meet de vermogens-/prestatieverbeteringen van HLS.

Ontdek hoe elektronicaontwerpers HLS kunnen gebruiken om op maat gemaakte versnellers in te zetten. Door de accelerator af te stemmen op specifieke conclusies, kan hij beter presteren dan standaard GPU's/TPU's, wat zorgt voor een lager energieverbruik.

Bezoek ons in München, waar technische sessies worden gegeven door vakgenoten over een breed scala aan onderwerpen, zodat u nieuwe concepten kunt verkennen of diep in uw kernvakgebied kunt duiken.

Bezoek ons op ons evenement in Noord-Amerika, een speciale omgeving voor de uitwisseling van ideeën, informatie en beste praktijken waarmee u het voortouw kunt nemen in uw rol en succes kunt boeken met uw klanten.

In deze lezing wordt beschreven hoe u High-Level Synthesis (HLS) kunt gebruiken om op maat gemaakte AI-versnellers te ontwikkelen, gericht op ASIC- of FPGA-technologie. Ontdek hoe u AI-inferencing praktisch kunt inzetten in uw edge-systemen.

Geïntegreerde systemen hebben meer rekenkracht nodig dan processors kunnen leveren. Hardwareversnellers bieden een oplossing. Deze sessie verkent HLS, waarbij C++ wordt omgezet in RTL voor ASIC's/FPGA's, met voorbeelden uit de praktijk op het gebied van ML en beeldverwerking.

Deze workshop behandelt synthese op hoog niveau en de voordelen ervan voor de snelle en nauwkeurige productie van hardwareversnellers. We behandelen het stapsgewijze ontwerp en de verificatie van het Wakeword-algoritme met behulp van HLS.

Ontdek de SoftMax-architectuur en microarchitectuur om een evenwicht te vinden tussen prestaties, oppervlakte en middelen voor edge-inferentie. Ontdek flexibele FPGA-ontwerpworkflows om gelijke tred te houden met evoluerende algoritmen.

Tijdens deze praktische sessie maakt u kennis met High-Level Synthesis, een technologie die een C++-functie omzet in een hardware-implementatie. U maakt een RISC-V-coprocessor en integreert deze in een Rocket Core-ontwerp.

Ontdek synthese op hoog niveau en de voordelen ervan bij het snel en nauwkeurig produceren van hardwareversnellers. We behandelen het stapsgewijze ontwerp en de verificatie van het Wake Word-algoritme met behulp van HLS.

Ontdek samen met ons de mogelijkheden van EDA AI en kijk wat de toekomst in petto heeft. We zullen de grote visie bespreken om een speciaal gebouwd gecentraliseerd AI-platform van EDA te hebben.

Deze workshop behandelt synthese op hoog niveau en de voordelen ervan voor de snelle en nauwkeurige productie van hardwareversnellers. We behandelen het stapsgewijze ontwerp en de verificatie van het Wakeword-algoritme met behulp van HLS.

Verkrijg waardevolle inzichten in de uitdagingen en oplossingen van de implementatie van ML in hardware. Begrijp hoe HLS en hls4ml de ontwikkeling van hardwareversnellers op basis van neurale netwerken stroomlijnen en van fundamenteel belang zijn voor de toekomst van de industrie.

User2User is uw kans om te leren, te groeien en in contact te komen met andere technische experts die geavanceerde producten ontwerpen met behulp van Siemens EDA-tools.

Leer hoe u HLS kunt gebruiken om C++ om te zetten naar RTL voor ASIC/FPGA, met behulp van aangepaste accelerators. De sessie behandelt de beste praktijken van HLS en voorbeelden uit de praktijk op het gebied van ML en beeldverwerking voor geïntegreerde systemen.

Ontdek High-Level Synthesis voor snelle, nauwkeurige creatie van hardwareversnellers. We behandelen het ontwerp en de verificatie van RTL met het Wakeword-algoritme en presenteren Catapult AI NN, waarbij HLS wordt uitgebreid naar Python voor snellere AI-ontwikkeling van HW.

Bezoek ons op DVCon US: neem deel aan onze korte workshops, lunch, kranten en postersessies. Bezoek ons in stand 301 om te zien hoe Siemens u kan helpen om sneller een slimmere toekomst te creëren.

Bezoek Siemens EDA om u te concentreren op praktische toepassingen van talen, hulpmiddelen, methodologieën en standaarden voor het ontwerp en de verificatie van elektronische systemen en geïntegreerde schakelingen om uw eigen stromen te verbeteren.

Bezoek Siemens EDA om u te concentreren op praktische toepassingen van talen, hulpmiddelen, methodologieën en standaarden voor het ontwerp en de verificatie van elektronische systemen en geïntegreerde schakelingen om uw eigen stromen te verbeteren.

Kom eens kijken naar de keynote van Ankur Gupta: Hoe AI het halfgeleiderontwerp voor de Edge herdefinieert
Dinsdag 10 september om 11:15 uur

DVCon Taiwan is de belangrijkste conferentie voor ontwerp- en verificatietechnici, onderzoekers en managers in de halfgeleider- en EDA-industrie in Taiwan.

Bezoek Siemens EDA om u te concentreren op praktische toepassingen van talen, hulpmiddelen, methodologieën en standaarden voor het ontwerp en de verificatie van elektronische systemen en geïntegreerde schakelingen om uw eigen stromen te verbeteren.

Deze lezing zal laten zien hoe HLS kan worden gebruikt om snel meerdere RTL-implementaties voor een AI-accelerator te maken en te beoordelen op basis van één algoritmische beschrijving.

Bezoek de experts van Siemens voor elektronische ontwerpautomatisering (EDA) op DAC 2024, 23-27 juni 2024, in San Francisco, Californië.

De vraag naar rekenkracht in geïntegreerde systemen blijft groeien. Het verplaatsen van functies naar HW-versnellers is cruciaal. HLS automatiseert door C++-functies om te zetten in HW-beschrijvingen voor ASIC's of FPGA's, waardoor de efficiëntie in IP en ML wordt verbeterd.

Neem deel aan onze informatieve tutorial, lunch, workshops, kranten en postersessies en bezoek onze beursstand om te ontdekken hoe Siemens u kan helpen om sneller een slimmere toekomst te creëren.

We zullen laten zien hoe HLS kan worden gebruikt om specifieke functies van de 5G L1-stack van SW naar HW te migreren. HLS kan praktische 5G-implementaties mogelijk maken die anders misschien niet mogelijk zouden zijn.

Tijdens deze praktijkgerichte les zullen de deelnemers een inferentieversneller ontwikkelen met behulp van HLS. De deelnemers krijgen inzicht in hoe ze een op maat gemaakte inferentieversneller kunnen maken en de voordelen die dit kan opleveren voor een geïntegreerd systeem.

Ontdek ongeëvenaarde zichtbaarheid en inzichten in complex functioneel gedrag van AI SoC van het Tessent Embedded Analytics-team van AIHW, plus meer informatie over het benutten van de kracht van RISC-V-architectuur voor ASIC- en FPGA-gebaseerde ontwerpen.

Catapult en PowerPro hebben dit jaar nogal wat sessies gehad bij DAC, met een sessie van NVIDIA en een sessie van Telechips. Gebruik de links op aanvraag hieronder om onze presentaties op de stand te bekijken.

C.E.A. presenteert een methodologie die een brug slaat tussen het open-source DL-framework N2D2 en Catapult HLS om te helpen het ontwerpproces van hardwareversnellers te verminderen, waardoor het mogelijk wordt gelijke tred te houden met nieuwe AI-algoritmen.

Telechips heeft een AXI4-master-IP ontworpen dat voldoet aan de volledige AXI4-specificaties met behulp van C++ HLS, waardoor softwarematige toegang tot DMA-blokken wordt geboden, terwijl een hoge doorvoer wordt bereikt met behulp van meerdere uitmuntende en burst.

De complexiteit van een implementatie van een HEVC-encoder (Kvazaar) op FPGA beheren met Catapult HLS

Dr. Panu Sjövall zal licht werpen op hoe ze hun ingebouwde real-time HEVC-intra-encoder op HW hebben kunnen implementeren met Catapult HLS.

Dit webinar introduceert een eenvoudige en robuuste kwantiseringsmethode, gebaseerd op een analyse van het waardebereik.

Synthese op hoog niveau was nogal een veelbesproken onderwerp bij U2U in Noord-Amerika en Europa. Bekijk al onze U2U-sessies in 2023.

Op IP-niveau werd binnen een jaar een internetprovider opgericht met behulp van Catapult, een taak die met traditionele RTL onmogelijk zou zijn geweest. Om de afhankelijkheid van ontwerpervaring te verminderen, hebben we een DSE-tool met AI-ondersteuning geïntroduceerd.

Lees meer over het webinar „Architecturale verbeteringen voor energiezuinige en functionele veiligheid van CNN-versnellers voor dataflow met behulp van HLS”.

Ontdek hoe C++ en SystemC/MatchLib HLS meer zijn dan alleen het omzetten van SystemC naar RTL. We behandelen de taalkeuze, de verkenning van de architectuur, de schatting van het energieverbruik en de optimalisatie die allemaal zorgen voor een snelle en goedkope concurrerende RTL.

Ontwerpstroom, waaronder gezamenlijk ontwerp van HW/SW en HLS waarmee ontwikkelaars rekenintensieve functies kunnen migreren van een SW met een ingebouwde processor naar een op HW gebaseerde accelerator als losjes gekoppeld randapparaat op basis van een bus.

Ontdek hoe u High-Level Synthesis kunt gebruiken om over te stappen van Python naar RTL die kan worden gesynthetiseerd om een aangepaste AI-accelerator sneller en eenvoudiger in te zetten dan u voor mogelijk had gehouden.

Cornell introduceert HiParse: versneller voor de vermenigvuldiging van dichte-vectoren met een dunne matrix. Door gebruik te maken van zowel HLS-implementatie als simulatie zorgen hun schaarse accelerators voor veelbelovende snelheden met een grotere bandbreedte en energie-efficiëntie.

FNAL toont aan dat een NN-autoencodermodel kan worden geïmplementeerd in een stralingstolerante ASIC om datacompressie met verlies uit te voeren. Dit vermindert het probleem met de gegevensoverdracht, terwijl de kritieke informatie van het energieprofiel van de detector behouden blijft.

5G-standaarden openen de wereld van hardwareontwikkeling voor iedereen die de beste, kosteneffectieve producten kan maken. Catapult, Questa en Veloce maken geïntegreerde, betrouwbare ontwerp- en verificatieoplossingen mogelijk voor het ontwerp van 5G-systemen.

ASA Microsystems, ASA Microsystems, „”。

In dit webinar delen we dit nieuwe model van datagestuurd hardwareontwerp dat aanzienlijk betere hardware en software oplevert — sterk geoptimaliseerd voor specifieke toepassingen.

In deze handleiding wordt de transformatie van het HLS-algoritme aan de hand van een voorbeeldalgoritme gedemonstreerd van een volledige software-implementatie naar een krachtige, efficiënte implementatie met een mix van hardware- en software-elementen.

Overzicht van wat HLS is en hoe het kan worden gebruikt om toepassingsspecifieke accelerators te maken. Het zal laten zien hoe deze versnellers kunnen worden geïntegreerd in een processorsysteem vanuit hardware- en softwareperspectief.

HLS maakt een echt HW/SW-co-ontwerp mogelijk door nauwkeurige partitionering mogelijk te maken
exploratie en uitwisseling van functies tussen SW- en HW-accelerator naar
optimaliseer het busverkeer, het geheugengebruik en de belasting van de processor.

De acceptatie van HLS voor chipontwerp wordt gedreven door de toenemende complexiteit van ontwerp en verificatie en door de toenemende druk op de markt. Met HLS kunnen ontwerpers hun chips sneller op de markt brengen door de algemene ontwerp- en verificatieflow te verkorten.

Tijdens deze lezing wordt onderzocht hoe HLS kan worden gebruikt om de gegevens te leveren die nodig zijn om cruciale beslissingen te nemen over het ontwerp en hoe HLS systeemverificatie in een MBSE-stroom mogelijk kan maken, en hoe HLS de risico's van de toeleveringsketen kan beperken.

Om te begrijpen welke Catapult HLS-flow beter geschikt is voor onze behoeften bij JPL-NASA, hebben we de Harris Corner Detector-beeldverwerkingskern geïmplementeerd in zowel ongetimede C++ als getimede SystemC. De lessen die uit elke flow zijn getrokken, zullen worden gepresenteerd.

In deze handleiding wordt de kwestie van de ontwerpkwaliteit vanuit een uniek perspectief behandeld.

In deze workshop wordt het voorbeeldontwerp getoond dat op verschillende abstractieniveaus wordt uitgevoerd, waarbij de verschillende verificatiedoelstellingen worden onderzocht die in elke fase van het ontwerpproces kunnen worden bereikt.

Harvard belicht hun flexibele methodologie voor co-ontwerp en co-verificatie van algoritmen en hardware, powered by High-Level Synthesis, waardoor ze de inspanningen op het gebied van het ontwerp van VLSI aan de voorkant met ordes van grootte konden verminderen.

Deze sessie laat zien hoe u verschillende soorten versnellers kunt maken met HLS en hoe u ze kunt integreren in RISC-V-processorontwerpen. Als voorbeelden zullen een algoritme voor AI-inferentie en een coderingsalgoritme worden gebruikt.

Om een algoritme in hardware te implementeren, is inzicht nodig in het algoritme en de bijbehorende gegevensafhankelijkheden. We zullen een geautomatiseerde manier beschrijven om deze inzichten te verkrijgen uit een C++-beschrijving met een geautomatiseerd pad naar RTL via HLS.

Om een algoritme in hardware te implementeren, is inzicht nodig in het algoritme en de bijbehorende gegevensafhankelijkheden. We zullen een geautomatiseerde manier beschrijven om deze inzichten te verkrijgen uit een C++-beschrijving met een geautomatiseerd pad naar RTL via HLS.

Dit webinar laat zien hoe je sneller uitgebreide verificatie kunt bereiken op een hoger abstractieniveau, maar toch bekende en vertrouwde RTL-verificatietechnieken kunt toepassen.

De presentatie geeft een technisch overzicht op hoog niveau van het Catapult HLS-platform dat u in uw toekomstige projecten kunt gebruiken om uw ontwikkelingsproces te versnellen.

In deze rondetafel bespreken we enkele interessante benaderingen van het codesign van HW/SW en de voor- en nadelen van die benaderingen. Gehost door Anoop Saha en Russell Klein van Siemens en vergezeld door Thierry Tambe van Harvard University.

Deze lezing zal zich richten op silicium voor de edge en de ontwerpkeuzes die helpen bij de implementatie van krachtige algoritmen voor machine learning op kleine, goedkope, energiezuinige hardware.

AI is klaar om alomtegenwoordig te worden in ingebedde systemen. Ontdek hoe inferencing effectief kan worden toegepast op apparaten met een laag stroomverbruik en weinig rekenkracht, zonder dat u een heel lang verlengsnoer hoeft mee te nemen.

Keynote over ontsluitende technologieën — van HLS tot codesign van hardwaresoftware, over het verleden, het heden en de toekomst van het siliciumontwerpproces, de verstoringen en de laatste technologische trends.