Katapult: synthese en verificatie op hoog niveau

Catapult heeft het breedste portfolio van hardwareontwerpoplossingen voor C++ en op SystemC gebaseerde High-Level Synthesis (HLS). De fysiek bewuste multi-VT-modus van Catapult, met schatting en optimalisatie van laag vermogen, plus een reeks toonaangevende verificatieoplossingen maken van Catapult HLS meer dan alleen „C to RTL”.

Aankomende evenementen van HLS en HLV Bibliotheek met HLS- en HLV-bronnen

High-Level Synthesis Solutions voor katapult

De oplossingen van Catapult High-Level Synthesis bieden taalondersteuning voor C++ en SystemC, FPGA- en ASIC-onafhankelijkheid, ASIC-vermogensschatting en -optimalisatie plus het laatste nieuws op het gebied van Physical Aware Multi-VT-gebied en prestatieoptimalisatie om uw ontwerpen naar een hoger niveau te tillen.

C++/systemC Synthesis

Een uitgebreide HLS-flow met C++ of SystemC als ontwerpinvoer en optimaal gericht is op ASIC-, eFPGA- of FPGA-implementaties die zijn afgestemd op frequentie- en doeltechnologie.

Solutions met een laag stroomverbruik

Als het gaat om vroege ontwerpruimteverkenning, vermogensschatting en optimalisatie voor ASIC RTL met een laag vermogen, genereert Catapult een zeer efficiënte RTL die is geoptimaliseerd met onze PowerPro-technologie onder de motorkap.

Een vectorafbeelding van een katapult met gelabelde onderdelen zoals 'Arm', 'Contragewicht' en 'Trigger'.

AI Solutions

Catapult AI verbetert HLS voor versnelde ontwerpverkenning, kwantiseringsanalyse en -prestaties, vermogen- en oppervlaktevoorspelling.

High-Level Verification Solutions voor Catapult

Versnel uw High-Level Verification (HLV) -flow met bekende en vertrouwde methoden met behulp van het Catapult HLV-platform. Verkort de totale doorlooptijd en kosten van uw SoC-verificatie met wel 80% door gebruik te maken van hoogwaardige ontwerpcontrole, code/functionele dekking en statische en formele methoden.

Catapult Coverage

Dekking van HLS-bewuste codes, waaronder ondersteuning voor verklaringen, filialen, voorwaarden, uitdrukkingen (FEC) en array-toegangsdekking, plus functionele dekking geïnspireerd op SystemVerilog met ondersteuning voor covergroups, coverpoints, bins and crosses.

Formele verificatietools voor Catapult

Ontdek fouten, onduidelijkheden en problemen met het ontwerp van problemen of fouten met gebruikersbeperkingen in een vroeg stadium van het HLS-proces formeel. Zelfs bij verschillen in timing en interfaces maakt Catapult Formal verificatie en een sluitingsstroom van de dekking mogelijk.

SLEC System

Controleer de juistheid van RTL met uw High-Level-modellen met SLEC. Dit is het bewijs dat specificatie en implementatie identiek zijn, ondanks verschillen in taal, timing of abstractie.

Twee ingenieurs gebruiken Questa HL-Systemc op twee monitoren

Verificatie op hoog niveau

Dit HL-Systemc

Ontwerpverificatie op hoog niveau met Questa HL-SYC-uitbreiding helpt problemen vóór de synthese te elimineren door eerder in de flow met de verificatie te beginnen.