Synthese en verificatie op hoog niveau van katapult

Catapult heeft het breedste portfolio van hardware-ontwerpoplossingen voor C++ en SystemC-gebaseerde High-Level Synthesis (HLS). De fysiek bewuste multi-VT-modus van Catapult, met schatting en optimalisatie van laag vermogen, plus een reeks toonaangevende verificatieoplossingen maken van Catapult HLS meer dan alleen „C to RTL”.

Aankomende evenementen van HLS & HLV HLS- en HLV-bronnenbibliotheek

Katapult High-Level Synthesis Solutions

Catapult High-Level Synthesis-oplossingen bieden C++- en SystemC-taalondersteuning, FPGA- en ASIC-onafhankelijkheid, ASIC-vermogensschatting en -optimalisatie plus het nieuwste op het gebied van fysiek bewust multi-VT-gebied en prestatieoptimalisatie om uw ontwerpen naar een hoger niveau te tillen.

C++/SystemC Synthesis

Een uitgebreide HLS-flow met C++ of SystemC als ontwerpinvoer en optimaal gericht is op ASIC-, eFPGA- of FPGA-implementaties die zijn afgestemd op frequentie- en doeltechnologie.

Oplossingen met een laag stroomverbruik

Als het gaat om vroege ontwerpruimteverkenning, vermogensschatting en optimalisatie voor ASIC RTL met laag vermogen, genereert Catapult een zeer efficiënte RTL die is geoptimaliseerd met onze PowerPro technologie onder de motorkap.

Een vectorafbeelding van een katapult met gelabelde onderdelen zoals 'Arm', 'Contragewicht' en 'Trigger'.

AI-oplossingen

Catapult AI verbetert HLS voor versnelde ontwerpverkenning, kwantiseringsanalyse en -prestaties, kracht- en gebiedsvoorspelling.

Katapult High-Level Verification Solutions

Versnel uw High-Level Verification (HLV) -flow met bekende en vertrouwde methoden met behulp van het Catapult HLV-platform. Verlaag de totale doorlooptijd en kosten van uw SoC-verificatie met wel 80% door gebruik te maken van hoogwaardige ontwerpcontrole, code/functionele dekking en statische en formele methoden.

Catapult Coverage

HLS-bewuste codedekking, inclusief ondersteuning voor verklaring, filiaal, conditie, expressie (FEC) en array-toegangsdekking plus op SystemVerilog geïnspireerde functionele dekking met ondersteuning voor covergroups, coverpoints, bins en crosses.

Catapult Formal Verification Tools

Ontdek fouten, onduidelijkheden en problemen met het ontwerp van problemen of fouten met gebruikersbeperkingen in een vroeg stadium van het HLS-proces formeel. Zelfs bij verschillen in timing en interfaces maakt Catapult Formal verificatie en een sluitingsstroom van de dekking mogelijk.

SLEC System

Controleer de juistheid van RTL met je High-Level-modellen met SLEC. Dit is een bewijs dat specificatie en implementatie identiek zijn, ondanks verschillen in taal, timing of abstractie.

Verificatie op hoog niveau

Questa HL-SystemC

Ontwerpverificatie op hoog niveau met Questa HL-SYC-uitbreiding helpt problemen vóór de synthese te elimineren door de verificatie eerder in de flow te starten.