Naarmate halfgeleiderontwerpen geavanceerder worden en de complexiteit van SoC's toeneemt, kunnen knelpunten in de verificatie de planningen vertragen en de kwaliteit van silicium in gevaar brengen. Calibre's tweede generatie Verilog-to-LVS (V2LVS) introduceert een modulaire, parallelle architectuur die de vertaling van de netlist drastisch versnelt, het geheugengebruik tot 92% vermindert en verbeterde inzichten in foutopsporing biedt. Nieuwe rapportage, verwerking van stroom-/grondnetten en verbeteringen in de gebruikerservaring zorgen voor een betrouwbare, schaalbare indeling versus schematische ondertekening. Dit document verkent de architecturale innovaties en gebruikersgestuurde verbeteringen binnen de nieuwe V2LVS, waarbij de nadruk wordt gelegd op echte voordelen voor klanten, verbeterde efficiëntie en een routekaart naar toekomstige mogelijkheden op het gebied van digitale ontwerpverificatie.
