Skip to main content
Deze pagina wordt weergegeven met behulp van automatische vertaling. In plaats daarvan in het Engels bekijken?
Close-up van een computerchip.
Best practices voor halfgeleiderverpakkingen

Geïntegreerde planning en prototyping op systeemniveau

Multichiplet/ASIC-pakketten met heterogene integratie hebben een vroege planning van de montagevloer nodig om de doelstellingen op het gebied van energie, prestaties, oppervlakte en kosten te bereiken.

Planning en co-optimalisatie van IC-pakketten

Een geïntegreerde oplossing voor IC-pakketplanning en prototyping stelt architecten en ontwerpers in staat complete IC-pakketassemblages te bouwen en te optimaliseren voor vermogen, prestaties, oppervlakte en kosten, en een goed gekwalificeerd prototype te leveren voor implementatie.

VIDEO OVER DE VERPAKKING VAN HALFGELEIDERS

Hiërarchische apparaatplanning

Deze video laat zien hoe een hiërarchische apparaatplanning een chiplet/matrijs kan construeren die vervolgens als apparaat wordt geëxporteerd en de plattegrond wordt gerepliceerd op een siliciumsubstraat.

Geïntegreerde hulpmiddelen voor planning op systeemniveau

Meer informatie over geïntegreerde planning van IC-pakketten op systeemniveau en prototyping, van systeemconnectiviteitsbeheer, optimalisatie van interconnecties tussen domeinen en verificatie van 3D-assemblage.

Select...
Connectiviteitsbeheer
all

Beheer van de connectiviteit van het systeem

Constructie en visualisatie van logische connectiviteit op systeemniveau van IC-pakketontwerpen met meerdere matrijzen, meerdere componenten en meerdere substraten.

Afbeelding voor interconnectie tussen domeinen
all

Optimalisatie van interconnecties tussen domeinen

Visualisatie van het systeem als plattegrond in plattegrond met connectiviteit. Connectiviteitsoptimalisatie op basis van regels kan worden uitgevoerd via een signaal, bus of interface. Breakout-routering kan eenvoudig worden toegevoegd om het systeem te optimaliseren.

Calibre 3DStack
all

Calibre 3DSTACK

3DSTACK wordt aangestuurd door de Xpedition Substrate Integrator en identificeert op unieke wijze geometrieën per laag per matrijs in de assemblage, waardoor nauwkeurige controle van de LVS-assemblage en algemene verificatie mogelijk is.