Optimaliseer
Co-optimalisatie voor vermogen, prestaties, oppervlakte, kosten en betrouwbaarheid voor silicium, verpakking, interposer en PCB

Een geïntegreerde IC-verpakkingsoplossing die alles omvat, van planning en prototyping tot ondertekening voor verschillende integratietechnologieën zoals FCBGA, FOWLP, 2.5/3DIC en andere. Onze 3D IC-verpakkingsoplossingen helpen u de beperkingen van monolithische schaalvergroting te overwinnen.
De halfgeleiderindustrie heeft de afgelopen 40 jaar grote vooruitgang geboekt op het gebied van ASIC-technologie, wat heeft geleid tot betere prestaties. Maar nu de wet van Moore zijn grenzen nadert, wordt het steeds moeilijker om apparaten op te schalen. Het verkleinen van apparaten duurt nu langer, kost meer en vormt uitdagingen op het gebied van technologie, ontwerp, analyse en productie. Voert dus 3D IC in.
3D IC is een nieuw ontwerpparadigma dat wordt aangedreven door de afnemende opbrengsten van schaalvergroting van IC-technologie, ook bekend als de wet van Moore.
Alternatieven zijn onder meer de opsplitsing van een System-on-Chip (SOC) in kleinere subfuncties of componenten die bekend staan als „chiplets” of „hard IP”, en het gebruik van meerdere matrijzen om de beperkingen te overwinnen die worden opgelegd door de grootte van een dradenkruis.
Dit wordt bereikt door geheugencomponenten dichter bij de verwerkingseenheden te brengen, waardoor de afstand en latentie bij de toegang tot gegevens worden beperkt. Componenten kunnen ook verticaal worden gestapeld, waardoor kleinere fysieke afstanden tussen de componenten mogelijk zijn.
Heterogene integratie heeft verschillende voordelen, waaronder de mogelijkheid om verschillende proces- en technologieknooppunten te combineren, en de mogelijkheid om 2.5D/3D-assemblageplatforms te gebruiken.
Onze 3D IC-ontwerpoplossingen ondersteunen architecturale planning/-analyse, fysieke ontwerpplanning/-verificatie, elektrische en betrouwbaarheidsanalyses en test-/diagnostische ondersteuning tijdens de overdracht van de productie.

Een volledig systeem voor heterogene systeemplanning, dat flexibele logische ontwerpmogelijkheden biedt voor naadloze connectiviteit van planning tot uiteindelijke systeem-LVS. De functionaliteit voor vloerplanning ondersteunt het schalen van complexe heterogene ontwerpen.

Bereik snellere ontwerpcyclustijden en het pad naar tapeout met ontwerprouteerbaarheid en PPA-sluiting tijdens de optimalisatie van de plaatsing. In-Hierarchy-Optimization zorgt voor timingafsluiting op het hoogste niveau. Geoptimaliseerde ontwerpspecificaties zorgen voor betere PPA, gecertificeerd voor geavanceerde TSMC-knooppunten.

Eén platform ondersteunt geavanceerd ontwerp van SIP-, chiplet-, siliciuminterposers, organische en glazen substraten, waardoor de ontwerptijd wordt verkort met een geavanceerde methode voor IP-hergebruik. Conformiteitscontrole tijdens het ontwerp voor SI/PI en procesregels elimineert analyse- en afmeldingsiteraties.

Met deze oplossing wordt de netlijst van de pakketassemblage vergeleken met een „gouden” referentienetlijst om de functionele juistheid te garanderen. Het maakt gebruik van een geautomatiseerde workflow met formele verificatie, waarbij alle interconnecties tussen halfgeleiderapparaten binnen enkele minuten worden gecontroleerd, wat een hoge nauwkeurigheid en efficiëntie garandeert.

Stimuleer de fysieke lay-out met analyses in het ontwerp en de elektrische intentie. Combineer silicium-/organische extractie voor SI/PI-simulatie met technologisch nauwkeurige modellen. Verbeter de productiviteit en de elektrische kwaliteit door op te schalen van voorspellende analyse tot definitieve goedkeuring.

Ondersteun mechanische objecten in de plattegrond van het pakket, zodat elk onderdeel als mechanisch kan worden behandeld. Mechanische cellen worden opgenomen in analyse-exports, met bidirectionele ondersteuning voor xPd en NX via de bibliotheek met behulp van IDX, wat zorgt voor een naadloze integratie.

Uitgebreide verificatie voor layout-onafhankelijke substraataftekening met Calibre. Het vermindert afmeldingsiteraties door fouten op te lossen via HyperLynx-DRC-verificatie tijdens het ontwerp, waardoor de opbrengst en de maakbaarheid worden verbeterd en de kosten en het afval worden verlaagd.

Thermische oplossing van transistor tot systeemniveau en schaalbaar van vroege planning tot afmelding van het systeem, voor gedetailleerde thermische analyse op matrijsniveau met nauwkeurige pakket- en randvoorwaarden. Verlaag de kosten door de noodzaak van testchips tot een minimum te beperken en helpt bij het identificeren van problemen met de betrouwbaarheid van het systeem.
.png?auto=format,compress&fit=crop&crop=faces,edges&w=640&h=360&q=60)
ECAD-specifiek beheer van bibliotheek- en ontwerpgegevens. Zorgt voor de beveiliging en traceerbaarheid van WIP-gegevens, met selectie van componenten, distributie van bibliotheken en hergebruik van modellen. Naadloze PLM-integratie voor productlevenscyclusbeheer, productiecoördinatie, aanvragen van nieuwe onderdelen en activabeheer.

Verwerk meerdere matrijzen/chipletten door middel van testen op matrijsniveau en stapelniveau, met ondersteuning van IEEE-standaarden zoals 1838, 1687 en 1149.1. Het biedt volledige toegang tot validatie van wafertests in de verpakking en breidt 2D DFT uit naar 2.5D/3D, met behulp van het Tessent Streaming Scan Network voor naadloze integratie.

Elimineer de tijd die wordt besteed aan het ontwikkelen en onderhouden van aangepaste busfunctionele modellen (BFM's) of verificatiecomponenten. Avery Verification IP (VIP) stelt System- en System-on-Chip (SoC) -teams in staat om de verificatieproductiviteit drastisch te verbeteren.

Het Solido Intelligent Custom IC-platform, aangedreven door gepatenteerde AI-technologie, biedt geavanceerde oplossingen voor circuitverificatie die zijn ontworpen om 3D IC-uitdagingen aan te pakken, te voldoen aan strenge vereisten voor signaal-, stroom- en thermische integriteit en de ontwikkeling te versnellen.

Garandeer de betrouwbaarheid van de interconnectie en ESD-bestendigheid met uitgebreide point-to-point (P2P) weerstands- en stroomdichtheidsmetingen (CD) over de matrijs, interposer en verpakking. Houd rekening met verschillen in procesknooppunt en ESD-methodologie met een robuuste interconnectie tussen beveiligingsapparaten.
Een chiplet is ontworpen met dien verstande dat deze wordt verbonden met andere chipletten in een pakket. Nabijheid en kortere interconnectieafstand betekenen minder energieverbruik, maar het betekent ook dat een groter aantal variabelen zoals energie-efficiëntie, bandbreedte, oppervlakte, latentie en toonhoogte moet worden gecoördineerd.
Co-optimalisatie voor vermogen, prestaties, oppervlakte, kosten en betrouwbaarheid voor silicium, verpakking, interposer en PCB
Stel ontwerpingenieurs in staat om toegankelijke technologieën te gebruiken die de afhankelijkheid van experts verminderen
Schaalbaarheid om heterogene gegevens te beheren en te communiceren tussen teams binnen de hele onderneming en om de digitale continuïteit te behouden
Elimineer iteraties door vroegtijdig inzicht te krijgen in downstreamprestaties en proceseffecten door continue verificatie
Heterogene workflows voor het ontwerpen en verifiëren van verpakkingen
Gebruik van chiplet-ontwerpkits om de weg vrij te maken voor heterogene 3D-IC-integratie
Heterogeen ontwerp methoden voor 3D IC3D IC-technologie begrijpen: Onthulling van de toekomst van geïntegreerde schakelingen
PERSBERICHT: Siemens automatiseert 2.5D- en 3D IC-ontwerp voor test met nieuwe Tessent Multi-die-oplossing Ontketen 3D IC-ontwerpproductiviteit
a>Neem contact op met vragen of opmerkingen. We zijn er om te helpen!