Optimaliseren
Co-optimalisatie voor vermogen, prestaties, oppervlakte, kosten en betrouwbaarheid voor silicium, verpakking, interposer en PCB

Een geïntegreerde IC-verpakkingsoplossing die alles omvat, van planning en prototyping tot ondertekening voor verschillende integratietechnologieën zoals FCBGA, FOWLP, 2.5/3DIC en andere. Onze 3D IC-verpakkingsoplossingen helpen u de beperkingen van monolithische schaalvergroting te overwinnen.
De halfgeleiderindustrie heeft de afgelopen 40 jaar grote vooruitgang geboekt op het gebied van ASIC-technologie, wat heeft geleid tot betere prestaties. Maar nu de wet van Moore zijn grenzen nadert, wordt het steeds moeilijker om apparaten op te schalen. Het krimpen van apparaten duurt nu langer, kost meer en brengt uitdagingen met zich mee op het gebied van technologie, ontwerp, analyse en productie. Komt dus in 3D IC terecht.
3D IC is een nieuw ontwerpparadigma dat wordt aangedreven door de afnemende opbrengsten van schaalvergroting van IC-technologie, ook bekend als de wet van Moore.
Alternatieve benaderingen omvatten het opsplitsen van een System-on-Chip (SoC) in kleinere functionele „blokken” en het gebruik van multi-die-architecturen om de fysieke beperkingen van de grootte van het dradenkruis te overwinnen.
Bereikt door geheugencomponenten dichter bij de verwerkingseenheden te brengen, waardoor de afstand en de latentie bij de toegang tot gegevens worden beperkt. Componenten kunnen ook verticaal worden gestapeld, waardoor kleinere fysieke afstanden tussen de componenten mogelijk zijn.
Heterogene integratie heeft verschillende voordelen, waaronder de mogelijkheid om verschillende proces- en technologieknooppunten te combineren, en de mogelijkheid om gebruik te maken van 2.5D/3D-assemblageplatforms.
Onze 3D IC-ontwerpoplossingen ondersteunen architecturale planning/analyse, planning/verificatie van fysieke ontwerpen, elektrische en betrouwbaarheidsanalyses, en ondersteuning bij test/diagnose tijdens de overdracht van de productie.

Een volledig systeem voor heterogene systeemplanning, dat flexibele logische ontwerpmogelijkheden biedt voor naadloze connectiviteit van de planning tot het uiteindelijke LVS van het systeem. De functionaliteit voor vloerplanning ondersteunt het schalen van complexe heterogene ontwerpen.

Bereik snellere ontwerpcyclustijden en van pad naar tapeout dankzij de routeerbaarheid van het ontwerp en de PPA-sluiting tijdens de optimalisatie van de plaatsing. Optimalisatie binnen de hiërarchie zorgt ervoor dat de timing op het hoogste niveau wordt afgesloten. Geoptimaliseerde ontwerpspecificaties zorgen voor betere PPA, gecertificeerd voor geavanceerde TSMC-knooppunten.

Eén enkel platform ondersteunt geavanceerd ontwerp van SIP-, chiplet-, siliciuminterposers, organische en glazen substraten, waardoor de ontwerptijd wordt verkort dankzij een geavanceerde methode voor hergebruik van IP-adressen. Conformiteitscontroles in het ontwerp voor SI/PI en procesregels maken analyses en afmeldingen overbodig.

Met deze oplossing wordt de netlijst voor de samenstelling van de pakketten vergeleken met een „gouden” referentienetlijst om ervoor te zorgen dat de functionaliteit correct is. Het maakt gebruik van een geautomatiseerde workflow met formele verificatie, waarbij alle interconnecties tussen halfgeleiderapparaten binnen enkele minuten worden gecontroleerd, wat een hoge nauwkeurigheid en efficiëntie garandeert.

Stimuleer de fysieke indeling met analyses in het ontwerp en met elektrische bedoelingen. Combineer silicium-/organische extractie voor SI/PI-simulatie met technologisch nauwkeurige modellen. Verbeter de productiviteit en de elektrische kwaliteit door op te schalen van voorspellende analyse tot definitieve goedkeuring.

Ondersteun mechanische voorwerpen op de plattegrond van het pakket, zodat elk onderdeel als mechanisch kan worden behandeld. Mechanische cellen zijn opgenomen in analyse-exports, met bidirectionele ondersteuning voor xPd en NX via de bibliotheek met behulp van IDX, wat zorgt voor een naadloze integratie.

Uitgebreide verificatie voor lay-outonafhankelijke substraataftekening met Calibre. Het vermindert het aantal iteraties bij het afmelden door fouten op te lossen door middel van HyperLynx-DRC-verificatie tijdens het ontwerp, waardoor het rendement en de produceerbaarheid worden verbeterd en de kosten en uitval worden beperkt.

Thermische oplossing van transistor tot systeemniveau en schaalbaar van vroege planning tot afmelding van het systeem, voor gedetailleerde thermische analyses op matrijsniveau met nauwkeurige pakket- en randvoorwaarden. Verlaag de kosten door de noodzaak van testchips tot een minimum te beperken en helpt bij het identificeren van problemen met de betrouwbaarheid van het systeem.
.png?auto=format,compress&fit=crop&crop=faces,edges&w=640&h=360&q=60)
Beheer van eCAD-specifieke bibliotheek- en ontwerpgegevens. Zorgt voor de beveiliging en traceerbaarheid van WIP-gegevens, met selectie van componenten, distributie van bibliotheken en hergebruik van modellen. Naadloze PLM-integratie voor het beheer van de levenscyclus van producten, productiecoördinatie, aanvragen van nieuwe onderdelen en vermogensbeheer.

Verwerk meerdere matrijzen/chipletten door middel van testen op matrijsniveau en stapelniveau, met ondersteuning van IEEE-normen zoals 1838, 1687 en 1149.1. Het biedt volledige toegang tot de validatie van de wafeltest in de verpakking en breidt 2D DFT uit naar 2.5D/3D, met behulp van het Tessent Streaming Scan Network voor naadloze integratie.

Elimineer de tijd die wordt besteed aan de ontwikkeling en het onderhoud van aangepaste busfunctionele modellen (BFM's) of verificatiecomponenten. Avery Verification IP (VIP) stelt System- en System-on-Chip (SoC) -teams in staat om de verificatieproductiviteit drastisch te verbeteren.

Het Solido Intelligent Custom IC-platform, powered by gepatenteerde technologie, biedt geavanceerde oplossingen voor circuitverificatie die zijn ontworpen om 3D-IC-uitdagingen aan te pakken, te voldoen aan strenge vereisten voor signaal-, stroom- en thermische integriteit en om de ontwikkeling te versnellen.

Garandeer de betrouwbaarheid van de interconnectie en ESD-bestendigheid met uitgebreide point-to-point (P2P) weerstands- en stroomdichtheidsmetingen (CD) over de chip, interposer en het pakket. Houd rekening met verschillen in procesknooppunt en ESD-methodologie met een robuuste interconnectie tussen beveiligingsapparatuur.
Een chiplet is ontworpen met dien verstande dat deze wordt verbonden met andere chipletten in een verpakking. Nabijheid en een kortere interconnectieafstand betekenen minder energieverbruik, maar het betekent ook dat een groter aantal variabelen zoals energie-efficiëntie, bandbreedte, oppervlakte, latentie en toonhoogte moet worden gecoördineerd.
Co-optimalisatie voor vermogen, prestaties, oppervlakte, kosten en betrouwbaarheid voor silicium, verpakking, interposer en PCB
Ontwerpingenieurs voorzien van toegankelijke technologieën die de afhankelijkheid van deskundigen verminderen
Schaalbaarheid om heterogene gegevens te beheren en te communiceren tussen teams binnen de hele onderneming en om de digitale continuïteit te behouden
Elimineer iteraties door vroegtijdig inzicht te krijgen in downstreamprestaties en proceseffecten door middel van continue verificatie
Neem contact op met vragen of opmerkingen. We zijn er om te helpen!