all
C++/systemische C-synthese
Een uitgebreide HLS-flow met C++ of SystemC als ontwerpinvoer en optimaal gericht is op ASIC-, eFPGA- of FPGA-implementaties die zijn afgestemd op frequentie- en doeltechnologie.
Synthese en verificatie op hoog niveau
Het High-Level Synthesis (HLS) and Verification (HLV) platform van Siemens verbetert uw ASIC- en FPGA-ontwerp en verificatiestroom in vergelijking met traditionele RTL. Het gebruik van C++ of SystemC Catapult levert resultaten van toonaangevende kwaliteit op het gebied van prestaties, vermogen en oppervlakte, naast unieke HLV-oplossingen.
TRENDS EN TECHNOLOGIEËN
RTL Design & Verification is te traag en duur
De productiviteit van RTL, met name voor nieuwe en complexe blokken met toegevoegde waarde, is tot stilstand gekomen. De uitdagingen op het gebied van ontwerp en verificatie die gepaard gaan met het creëren van nieuwe en nieuwe architecturen die voordelen bieden op het gebied van silicium voor draadloze, 5G-, AI/ML-, automobiel- of video-/beeldverwerking, maken het leven van ontwerpteams niet eenvoudiger.
Verkenning van de architectuur
Zal de systeemprestatie van uw hardware beperkt zijn? Heb je de juiste fundamentele geheugenarchitectuur gekozen? Of ben je daar pas achter gekomen tijdens de systeemintegratie? High-Level Synthesis versnelt de verkenning van uw ontwerpruimte.
Optimale stroomprestaties en -oppervlak
Het is moeilijk om een optimale balans te vinden tussen prestaties, vermogen en ruimte voor uw ontwerpbehoeften. Te weinig prestaties, te veel vermogen of te veel ruimte en u kunt een productcyclus missen. Maak gebruik van HLS om beter en sneller te ontwerpen.
Ben je nog steeds bezig met het debuggen van RTL?
Het ontdekken van bugs laat in RTL betekent gemiste kansen, minder competitief silicium, vertragingen vermijden en ECO-hoofdpijn. Het ontwerp en de verificatie van Catapult HLS leveren voor de eerste keer de juiste RTL-ontwerpen op, met lagere server- en toolkosten.
VIRTUEEL HLS-SEMINAR
Klanten van Catapult bespreken hun gebruik van HLS in de echte wereld
De afgelopen jaren is het gebruik van HLS voor chipontwerp explosief toegenomen als gevolg van de toenemende complexiteit van het ontwerp en de verificatie en de tijdsdruk op de markt. Met Catapult HLS kunnen ontwerpers hun chips sneller op de markt brengen door de algemene ontwerp- en verificatiestroom te verkorten.
Catapult syntheseoplossingen op hoog niveau
Catapult High-Level Synthesis-oplossingen bieden C++- en SystemC-taalondersteuning, FPGA- en ASIC-onafhankelijkheid, ASIC-vermogensschatting en -optimalisatie plus het nieuwste op het gebied van fysiek bewust multi-VT-gebied en prestatieoptimalisatie om uw ontwerpen naar een hoger niveau te tillen.
Catapult verificatieoplossingen op hoog niveau
Versnel uw High-Level Verification (HLV) -flow met bekende en vertrouwde methoden met behulp van het Catapult HLV-platform. Verlaag de totale doorlooptijd en kosten van uw SoC-verificatie met wel 80% door gebruik te maken van hoogwaardige ontwerpcontrole, code/functionele dekking en statische en formele methoden.
Bronnenbibliotheek
Katapult Synthese op hoog niveau
Ontdek hoe u met het Catapult High-Level Synthesis and Verification platform meer en beter kunt doen. Meer informatie over AI/ML, Deep Learning, Computer Vision, Communicatie, Video en meer. De High-Level Synthesis and Verification (HLS & HLV) tools van Siemens bieden het concurrentievoordeel dat u nodig hebt.
