DDRx dizains un verifikācija

DDR saskarnes satur vairākas signālu grupas, katrai no tām ir unikālas signāla kvalitātes prasības. Viņiem ir arī relatīvas laika attiecības starp signālu grupām, kuras jāapmierina. Visi signāli visās grupās ir jāanalizē, lai nodrošinātu, ka dizains darbosies, kā paredzēts. Šeit parādītajā attēlā ir vairāk nekā 64 signāli, ieskaitot pulksteni, komandu/adresi, datus, datu strobu un statusu. Signāla kvalitātes vai laika problēma ar jebkuru atsevišķu signālu var padarīt visu saskarni nedarbojošu.

Par laimi, DDR saskarnes ir saistītas ar JEDEC specifikācijām, kas dokumentē saskarnes prasības - bet tikai saskarnes DRAM pusei. JEDEC nenosaka kontroliera I/O signāla vai laika prasības, tāpēc dažādiem kontrolieriem būs unikāla uzvedība, kas jāņem vērā analīzes laikā. Piemēram, kontrolieri var veikt atklāšanu, izmantojot saskarni, baitu, grauzdēšanu vai atsevišķu bitu pamatu - vai vispār to nedarīt.

Lai nodrošinātu saskarnes darbību, ir jānodrošina signāla kvalitātes un laika prasības visiem signāliem un grupu attiecībām, tostarp kontrolierim raksturīgai uzvedībai, tiek ievērotas. Tas prasa simulēt visus signālus un pēcapstrādes viļņu formas datus, lai iegūtu acu mērījumus un savstarpēji savienotu lidojuma laikus izmantošanai laika aprēķinos. Šīs analīzes veikšana pilnīgai DDR saskarnei ir sarežģīta, jo ir iesaistīti desmitiem signālu. Ideālā gadījumā šai analīzei jābūt pilnībā automatizētai, ņemot vērā iesaistīto analīzes darbību sarežģītību un skaitu.

Kad ir definēta piemērota maršrutēšanas stratēģija, ierobežojumus var uztvert grafiski un automātiski ievadīt izkārtojumā.

Iepriekšējā izkārtojuma analīze nosaka izkārtojuma vadlīniju kopumu, kam vajadzētu ļaut sistēmai pareizi darboties, ja iepriekšēja izkārtojuma izpēte bija visaptveroša un izkārtojuma noteikumi tika pilnībā ievēroti. Pēcizkārtojuma pārbaude analizē dizaina uzvedību tā, kā tas faktiski tika izklāstīts, nosakot gadījumus, kad vadlīnijas netika ievērotas pareizi vai vienkārši nebija pietiekami visaptverošas.

Abas analīzes formas ir svarīgas. Iepriekšēja izkārtojuma izpēte palīdz optimizēt izkārtojuma centienus un izvairīties no pārmērīgas pārstrādes. Pārbaude pēc izkārtojuma palīdz nodrošināt, ka dizains ir gatavs prototipa pārbaudei, un tajā nav problēmu, kas liek tam neizdoties laboratorijā, kur atkļūdošana, atjaunināšana un atjaunināšana ir laikietilpīga un dārga.

Iepriekšēja izkārtojuma izpēte nosaka cerības par to, kā dizains darbosies, un kādas būs darbības peļņas. Pēc izkārtojuma pārbaudei jāveic tāds pats analītiskais process un jāziņo par rezultātiem tāpat kā izpētei pirms izkārtojuma, tāpēc abas rezultātu kopas var viegli salīdzināt. Ideālā gadījumā analīzes procesam jābūt pilnībā automatizētam procesa sarežģītības un soļu skaita dēļ. Tieši to dara HyperLynx DDR analīze - izmantojiet to pašu automatizēto analīzes plūsmu, kas ziņo par tiem pašiem rezultātiem vienā formātā - lai visas problēmas, kas radušās izkārtojuma laikā, varētu ātri izolēt un atrisināt.

Pilna saskarnes DDR analīze ir sarežģīts, protokolam un ierīcei specifisks process. Precīzs analītiskais process, viļņu formas mērījumi un laika aprēķins atšķiras atkarībā no izmantotās DRAM tehnoloģijas un kontroliera. HyperLynx saprot protokola prasības DDR-2,3,4,5 un LPDDR-2,3,4,5 tehnoloģijām, tostarp buferētām (reģistrētām) DDR5 atmiņām. HyperLynx izmanto laika modeļu un analīzes vedņa iestatīšanas iespēju kombināciju, lai noteiktu kontroliera iespējas un analīzes konfigurēšanu. Controller iespējas, kas norādītas, izmantojot analīzes vedni, ietver 1T/2T adreses laiku, lasīšanas un rakstīšanas izlīdzināšanu, dinamiskās izbeigšanas iestatīšanu, DQ/DQS atklāšanas iespējas un daudz ko citu.

Palielinoties datu pārraides ātrumam, mijiedarbība starp signāliem un enerģijas piegādes tīklu (PDN) kļūst svarīgāka un var patērēt ievērojamu daļu no dizaina pieejamās darbības rezerves. Šo efektu modelēšanai ir nepieciešams precīzs simulācijas modelis kombinētajam signāla/enerģijas piegādes tīklam. HyperLynx DDR analīze ir nevainojami integrēta ar HyperLynx Advanced Solvers hibrīda risinātāju, lai ģenerētu šos simulācijas modeļus. Izmantojot Power-Aware analīzi, neideālu signāla atgriešanās ceļu, atgriešanās ceļa strāvas koplietošanas un vienlaicīgas pārslēgšanas trokšņa ietekmi var selektīvi iekļaut vai izslēgt no analīzes, ļaujot kvantitatīvi noteikt to ietekmes lielumu uz darbības robežām.

DDR5 atmiņa ir pilnīgi jauna nodaļa DDR modelēšanā un simulācijā, jo ierīču uztvērējos ir iekļautas izlīdzināšanas shēmas. Tam nepieciešami jaunas paaudzes DDR5 (IBIS-AMI) simulācijas modeļi un simulācijas paņēmieni. Turklāt DDR5 uzliek aprēķināt acu malas pie 1e-16 varbūtībām, kas nav iespējams ar parastajām DDR simulācijas metodēm. HyperLynx pilnībā atbalsta DDR5 IBIS-AMI simulācijas modeļus ar jaunākajām funkcijām un atbalsta vairākas simulācijas metodes, lai nodrošinātu dažādus kompromisus starp simulācijas ātrumu un precizitāti. HyperLynx ļauj arī IBIS-AMI modeļus izmantot ar viena gala analogiem draiveriem, kuriem ir atšķirīga pieauguma/kritiena pretestība un malu ātrums - kaut kas nav dabiski daļa no pašas IBIS-AMI specifikācijas.