DDRx projektavimas ir tikrinimas

“HyperLynx” atlieka integruotą signalo vientisumo ir laiko analizę dvigubo duomenų perdavimo spartos (DDR) sąsajoms, tikrindama signalo kokybės, iškrypimo ir laiko nustatymo reikalavimus. Automatizuotas išdėstymo ištraukimas, 3D EM modeliavimas ir pažangūs modeliavimo metodai palaiko galios suvokimo analizę ir DDR5 programas.

“HyperLynx” ištekliai

DDR sąsajų analizė

DDR sąsajose yra kelios signalų grupės, kurių kiekviena turi unikalius signalo kokybės reikalavimus. Jie taip pat turi santykinius laiko ryšius tarp signalų grupių, kurias reikia patenkinti. Visi signalai visose grupėse turi būti išanalizuoti, kad būtų užtikrinta, kad dizainas veiks taip, kaip numatyta. Čia parodytame paveikslėlyje yra daugiau nei 64 signalai, įskaitant laikrodį, komandą/adresą, duomenis, duomenų strobą ir būseną. Bet kurio vieno signalo signalo kokybės ar laiko nustatymo problema gali padaryti visą sąsają neveikiančią.

Laimei, DDR sąsajos yra susijusios su JEDEC specifikacijomis, kurios dokumentuoja sąsajos reikalavimus - bet tik sąsajos DRAM pusei. JEDEC nenurodo valdiklio I/O signalo ar laiko reikalavimų, todėl skirtingi valdikliai turės unikalų elgesį, į kurį reikia atsižvelgti analizės metu. Pavyzdžiui, valdikliai gali atlikti aprašymą sąsajos, baito, nibble arba atskirų bitų pagrindu - arba visai ne.

Norint užtikrinti, kad sąsaja veiktų, reikia užtikrinti, kad būtų laikomasi signalo kokybės ir laiko reikalavimų visiems signalams ir grupių santykiams, įskaitant valdikliui būdingą elgesį. Tam reikia imituoti visus signalus ir po apdorojimo bangos formos duomenis, kad būtų galima išgauti akių matavimus ir sujungti skrydžio laikus, kad būtų galima naudoti atliekant laiko skaičiavimus. Atlikti šią analizę visiškai DDR sąsajai yra sunku, nes yra dešimtys signalų. Idealiu atveju ši analizė turėtų būti visiškai automatizuota dėl sudėtingumo ir susijusių analizės žingsnių skaičiaus.

DDR design and verification analyzing DDR4 and DDR5 interfaces calculating JEDEC specs shown as a screen shot from HyperLynx.

Automatizuotas visos sąsajos patikrinimas po išdėstymo

Computer interface with graphs, charts, and data visualizations on multiple screens

“HyperLynx” visiškai automatizuoja visos sąsajos DDR patikrinimą po išdėstymo derindama automatizuotą išdėstymo topologijos ištraukimą su pažangiu DDR protokolo žinančiu modeliavimu, išsamiu bangų formos apdorojimu ir ataskaitų generavimu.

“HyperLynx DDR” tikrinimas siūlo kelis išdėstymo modeliavimo tikslumo lygius, leidžiančius įjungimas/išjungti skirtingus fizinius reiškinius, kad būtų galima išsiaiškinti jų individualų poveikį bendram sistemos veikimui. Automatizuotos analizės srautai yra visiškai integruoti su “HyperLynx Advanced Solvers”, užtikrinant tikslų neidealių grįžtamųjų takų modeliavimą, grįžtamosios srovės dalijimąsi ir sinchroninio perjungimo triukšmo (SSN) poveikį. Geriausia, kad išdėstymo modeliavimas yra visiškai automatizuotas - tiesiog nurodykite dominančius signalus, kriterijus, pagal kuriuos signalai laikomi agresoriais - o “HyperLynx” atlieka likusią dalį.

“HyperLynx DDR” patikrinimas po išdėstymo atlieka protokolui būdingą analizę, pagrįstą pasirinkta DRAM technologija ir valdiklio charakteristikomis, gamindama išsamią HTML ataskaitą, kurioje pasakojama, kas praėjo, kas nepavyko ir kiek.

Išankstinio išdėstymo projektavimo analizė

HyperLynx DDR pre-layout PCB design analysis showing proposed layout and analysis for a subset of trace signals.

Apibrėžus tinkamą maršruto nustatymo strategiją, apribojimai gali būti užfiksuoti grafiškai ir automatiškai įvesti į išdėstymą.

Didėjant DDR greičiui, įtampos ir laiko maržos toliau mažėja, todėl prieš pradedant išdėstymą būtina kruopščiai ištirti projektavimo erdvę modeliuojant. Dauguma DDR analizės metodikų beveik išimtinai orientuojasi į išankstinę išdėstymo analizę, kur analizuojama sauja signalų, kad parodytų, kaip veiks visa sąsaja.

Atliekant išankstinę išdėstymo analizę, labai svarbu modeliuoti dizainą, nes jis iš tikrųjų bus pastatytas vietoj idealistinio vaizdavimo, kurio negalima praktiškai išdėstyti ar pagaminti. “HyperLynx” yra glaudžiai integruota su “Z-Zero” “Z-Planner” (TM) programine įranga, siekiant užtikrinti, kad dizaino stackkup ir pėdsakų charakteristikos atspindėtų fizinę realybę, kurią galima realizuoti su konkrečiu fab pardavėju.

Išankstinė išdėstymo analizė yra interaktyvus procesas, kai dizaineriai sukuria siūlomą išdėstymo topologiją, vykdo analizę, peržiūri rezultatus ir iteruoja. Svarbu, kad analizės procese būtų nurodytos projekto įtampos ir laiko maržos, nes jos iš tikrųjų bus matuojamos sistemos kontekste. “HyperLynx” išankstinė išdėstymo analizė atliekama naudojant schemų redaktorių “LineSim”, kuris leidžia dizaineriams ištirti maršruto sudarymo tvarkos, nutraukimo, maršruto sluoksnių, geometrijos ir pėdsakų ilgio/geometrijos/tarpų poveikį jų dizaino veikimui.

Vieninga išankstinio išdėstymo ir po išdėstymo analizė

Išankstinė išdėstymo analizė apibrėžia išdėstymo gairių rinkinį, kuris turėtų leisti sistemai tinkamai veikti, jei išankstinis išdėstymo tyrimas buvo išsamus ir buvo visiškai laikomasi išdėstymo taisyklių. Patikrinimas po išdėstymo analizuoja dizaino elgesį taip, kaip jis iš tikrųjų buvo išdėstytas, gaudant atvejus, kai gairės nebuvo laikomasi teisingai arba tiesiog nebuvo pakankamai išsamios.

Abi analizės formos yra svarbios. Išankstinis išdėstymo tyrinėjimas padeda optimizuoti išdėstymo pastangas ir išvengti pernelyg didelio perdarymo. Patikrinimas po išdėstymo padeda užtikrinti, kad dizainas būtų paruoštas prototipo patikrinimui ir jame nėra problemų, dėl kurių jis žlugs laboratorijoje, kur derinimas, atnaujinimas ir atnaujinimas yra daug laiko ir brangus.

Išankstinis išdėstymo tyrinėjimas nustato lūkesčius, kaip dizainas veiks, ir kokios bus veiklos maržos. Patikrinimas po išdėstymo turi atlikti tą patį analitinį procesą ir pranešti apie rezultatus taip pat, kaip ir prieš išdėstymą tyrinėti, todėl du rezultatų rinkinius galima lengvai palyginti. Idealiu atveju analizės procesas turėtų būti visiškai automatizuotas dėl proceso sudėtingumo ir žingsnių skaičiaus. Būtent tai daro “HyperLynx DDR” analizė - naudokite tą patį automatizuotą analizės srautą, kuris praneša apie tuos pačius rezultatus tuo pačiu formatu - kad bet kokias problemas, kilusias išdėstymo metu, būtų galima greitai izoliuoti ir išspręsti.

HyperLynx Pre-layout analysis software image showing optimization and verification of signals.

Išsami modeliavimo rezultatų ataskaita

Software interface with graphs, charts, and data tables displaying financial or analytical information

HyperLynx DDR analizė sukuria išsamią ataskaitą, kurioje išvardyti analizuojami signalai ir parodoma, kas praėjo, kas nepavyko ir kiek.

Rezultatai pateikiami hipersilietu, HTML formatu, organizuotu skirtukais, kurie apima duomenų skaitymą, duomenų rašymą, adresą/komandą, diferencialinius signalus, DQ/DQS posvyrio ir akių diagramos sklypus. Atskirame skirtuke suvestinė bendra ataskaita susukama į pagrindinę rezultatų lentelę. Kiekviename ataskaitos skirtuke rodomos reikalingos ir išmatuotos JEDEC parametrų ir valdikliui būdingų parametrų vertės, kartu su hipersaitais, leidžiančiais vartotojams peržiūrėti matavimo detales interaktyvioje bangų formos žiūryklėje. Rezultatai yra filtruojami ir rūšiuojami, todėl dizaineriai gali greitai nustatyti minimalias/didžiausias vertes ir izoliuoti problemines sritis.

Atskira, interaktyvi akių diagramų žiūryklė pateikia pagrindinius ataskaitos rezultatus lentelės forma, leidžianti dizainams nubraižyti akių diagramą pasirenkant signalo eilutę lentelėje. Lentelė yra filtruojama ir rūšiuojama, panašiai kaip HTML ataskaita. Norint parodyti signalo įtampą ir laiko ribas, galima parodyti tinkamą protokolui būdingą akių kaukę.

Išplėstinė, protokolą suprantama DDR analizė

Viso sąsajos DDR analizė yra sudėtingas, protokolui ir įrenginiui būdingas procesas. Tikslus analitinis procesas, bangos formos matavimai ir laiko skaičiavimas skiriasi atsižvelgiant į naudojamą DRAM technologiją ir valdiklį. HyperLynx supranta protokolo reikalavimus DDR-2,3,4,5 ir LPDDR-2,3,4,5 technologijoms, įskaitant buferines (registruotas) DDR5 atmintines. “HyperLynx” naudoja laiko modelių ir analizės vedlio sąrankos parinkčių derinį, kad nustatytų valdiklio galimybes ir kaip konfigūruoti analizę. Valdiklio galimybės, nurodytos per analizės vedlį, apima 1T/2T adreso laiką, skaitymo ir rašymo išlyginimą, dinaminę nutraukimo sąranką, DQ/DQS deskewing galimybes ir dar daugiau.

Didėjant duomenų perdavimo spartai, signalų ir energijos tiekimo tinklo (PDN) sąveika tampa svarbesnė ir gali sunaudoti didelę dizaino turimos eksploatacinės maržos dalį. Šių efektų modeliavimui reikalingas tikslus kombinuoto signalo/energijos tiekimo tinklo modeliavimo modelis. “HyperLynx DDR” analizė sklandžiai integruota su “HyperLynx Advanced Solvers” hibridiniu sprendikliu, kad būtų galima generuoti šiuos modeliavimo modelius. Taikant “Power-Aware” analizę, neidealių signalų grąžinimo takų, grįžtamojo kelio srovės dalijimosi ir vienalaikio perjungimo triukšmo poveikis gali būti selektyviai įtrauktas arba neįtrauktas į analizę, leidžiant kiekybiškai įvertinti jų poveikio veikimo maržoms dydį.

DDR5 atmintis yra visiškai naujas DDR modeliavimo ir modeliavimo skyrius dėl išlyginimo grandinių įtraukimo į įrenginių imtuvus. Tam reikia naujos kartos DDR5 (IBIS-AMI) modeliavimo modelių ir modeliavimo metodų. Be to, DDR5 įpareigoja apskaičiuoti akių maržas esant 1e-16 tikimybėms, o tai neįmanoma naudojant įprastus DDR modeliavimo metodus. “HyperLynx” visiškai palaiko DDR5 IBIS-AMI modeliavimo modelius su naujausiomis funkcijomis ir palaiko kelis modeliavimo metodus, kad suteiktų skirtingus modeliavimo greičio ir tikslumo kompromisus. “HyperLynx” taip pat leidžia IBIS-AMI modelius naudoti su vieno galo analoginėmis tvarkyklėmis, turinčiomis skirtingą kilimo/kritimo varžą ir kraštų greitį - tai nėra natūraliai pačios IBIS-AMI specifikacijos dalis.

HyperLynx DDR4 and DDR5 screen shot showing protocol analysis and timing calculations for a DRAM chipset.

“HyperLynx” DDR5 Advanced Analysis palaiko vienalaikį kilimo/kritimo asimetrijos modeliavimą ir rezultatų skaičiavimą iki 1e-16, atitinkančią griežčiausius DDR5 specifikacijos reikalavimus.

DDRx dizainas ir tikrinimas

DDR sąsajos analizė