Patikrinimas be stimulų

Visiškai automatinė formali problemų medžioklės programa, kuri randa giliai paslėptus klausimus dėl bendrų RTL kodavimo klaidų, Questa Inspect leidžia pašalinti daugybę problemų be bandymų stendo.

The Questa Check Connect programa yra visiškai automatizuotas sprendimas, skirtas išsamiai patikrinti statinį ir dinaminį ryšį, nereikalaujant žinių apie formalias ar nuosavybės specifikacijos kalbas.

Questa Increase Coverage yra automatinis oficialus sprendimas, leidžiantis greičiau uždaryti kodo aprėptį, kuris sprendžia neginčijamą patikrinimo faktą: visada lieka tam tikra nepadengto kodo dalis.

“Questa Formal VIP AMBA & OnChip” bibliotekos pagerina kokybę ir sumažina tvarkaraščius, statydamos protokolo ir metodikos patirtį į daugkartinio naudojimo teiginių paketus, palaikančius populiarias pramonės standartines sąsajas.

Questa Verify Property išsamiai atranda bet kokias dizaino klaidas, kurios gali atsirasti, nereikalaujant konkrečių stimulų problemai nustatyti. Tai užtikrina, kad patikrintas dizainas yra be problemų visuose teisiniuose įvesties scenarijuose.

The Questa Check Register programa automatizuoja išsamų kontrolės & būsenos registro elgsenos patikrinimą prieš CSV arba IP-XACT registro specifikaciją.

The Questa Verify Secure programa yra visiškai automatizuotas sprendimas, leidžiantis išsamiai patikrinti, ar tik jūsų nurodyti keliai gali pasiekti saugumo ar saugai svarbius saugojimo elementus.

Questa Equivalent RTL automatiškai lygina specifikacijos RTL ir įgyvendinimo RTL kodo blokus naudojant išsamią formalią analizę. Nereikia mokėti formalių ar nuosavybės specifikacijų kalbų.

Questa Check X yra automatizuota programa, kuri išsamiai išsprendžia “X” problemas RTL lygiu be bandymų stendo.

“Siemens” Questa Equivalent FPGA sprendimas užtikrina, kad FPGA įgyvendinimo srautai, tokie kaip sintezė ir vietos ir maršruto optimizavimas, neįvestų funkcinių klaidų.

Questa GapFree optimizuoja skaitmeninio dizaino kokybę, įrodydamas visas visų įvesčių funkcijas, dėl kurių atsiranda precedento neturintis mažas problemų pabėgimo dažnis.

lygio dizaino patikrinimas su “Questa HL-SYC” išplėtimu padeda pašalinti problemas prieš sintezę pradedant tikrinimą anksčiau sraute.

Questa Verify Trust naudoja automatizuotą analizę, kad būtų galima aptikti ir pranešti apie pažeidžiamumo problemas, susijusias su saugumu.

Užtikrina RISC-V dizainų atitiktį ISA ir funkcinėms prielaidoms, pagreitina patikrą eliminuojant testbench kūrimo poreikį.

The Questa FPU taikymas žymiai sumažina tikrinimo darbo krūvį, užtikrindamas tikslų slankiojo taško įgyvendinimų suderinimą su pageidaujamais rezultatais.

The Questa Analyze Fault taikymas yra sprendimas, pagrįstas “Questa formal” technologija, kuri analizuoja gedimus juos švirkščiant ir oficialiai tikrina jų baigtį aparatūros saugumui ir saugumui.

Analyze Architecture yra novatoriškas sprendimas, suteikiantis vartotojui galimybę patikrinti dideles aparatūros sistemas, ar jos atitinka nurodytą architektūrą.

“Questa Post Silicon Debug” programa pasitelkia formalią analizę ir nuosavybės sintezę, kad greitai sukeltų logikos problemas giliai SoC viduje ir įrodytų, kad pataisymai nieko kito nesulaužys.