Šis Visualizer Debug Environment

Šiame internetiniame seminare sužinosite, kaip bangos formos derinimas, šaltinis & ryšio derinimas “Verilog” ir “VHDL” yra glaudžiai integruoti su klasės & UVM derinimo, su sandorių peržiūra, palaikantys SystemVerilog, SystemC, C ++ & C aplinkoje.

Šiame internetiniame seminare sužinosite, kaip spręsti sudėtingus UVM testbench iššūkius “Post” (klasė bangos forma, scheminis vaizdas), “LiveSim” režimu (lūžio taškai) ir greičiau rasti pagrindinę priežastį naudodami automatizuotą laikinojo priežastingumo pėdsaką atgal.

Šiame internetiniame seminare sužinosite, kad integruojant programinės įrangos ir aparatinės įrangos derinimą, įvykiai gali būti atsekti nuo programinės įrangos iki aparatinės įrangos ir atgal visoje SoC, taupant laiką ir tobulinant jūsų įterptųjų programinės įrangos derinimo būdus.

Šiame internetiniame seminare, jūs sužinosite, kad galite analizuoti & derinti aprėpties problemas naudodami dizaino & bangos formos duomenis galima, rasti neuždengtus elementus naudojant kodą & funkcinę aprėptį, nustatant juos su aprėpties derinimo režimu.

Šiame internetiniame seminare daugiausia dėmesio skirsime tiesioginio modeliavimo (interaktyviam) derinimui, apimančiam tokius metodus kaip: nutrūkimo taškų nustatymas ir žingsnis per šaltinio kodą, skambučių kamino naudojimas, kad suprastumėte dabartinę vykdymo giją.

.

Šiame internetiniame seminare būsite supažindinti su “Visualizer Debug Environment, skirta VHDL ir UVM, mokydamiesi; bangos formos ir šaltinio kodo derinimas, tvarkyklės ir “x-tracing”, “post” ir “live” modeliavimo derinimas ir UVM derinimas.

.

Šiame internetiniame seminare būsite supažindinti su “Visualizer Debug Environment, skirta “Verilog” ir “UVM”, mokydamiesi; bangos formos ir šaltinio kodo derinimas, tvarkyklės ir x-tracing, post ir live simuliacijos derinimas ir UVM derinimas.

.

Šiame internetiniame seminare sužinosite, kad “Visualizer” suteikia UVM matomumą visuose languose, įskaitant bangų langą, šaltinio kodo langą, laikrodžio langą. Lūžio taškai gali būti

rinkinys, įskaitant sąlyginį ir egzempliorių pagrįstą.

Šiame webinare sužinosite, kaip sukurti/atnaujinti UVM kodą, kad Transaction Recording būtų tinkamas naudoti, sandorio Debug in Wave lange — spalvinimas, paieška ir kt. ir pavyzdys su UVMF pavyzdžio kodu.

Šiame internetiniame seminare atsakysime į viršų devynis klausimus, užduodamus dėl mažos galios derinimo jūsų dizaino, įskaitant; kodėl mažos galios derinimas yra toks sudėtingas, ar izoliacija & išlaikymas veikia teisingai & kaip jūs tikrinate galios ketinimą.

Šiame internetiniame seminare sužinosite, kaip naršyti sudėtingose UVM aplinkose, greitai rasti kelią aplink kodą, tuo pačiu spręsdami 10 populiariausių UVM iškeltų problemų, susijusių su config_db, gamykla ir sekos vykdymu.

Šiame internetiniame seminare dalijamės kritiniu žvilgsniu į praeities, dabarties ir ateities derinimo iššūkius, tyrinėdami realias pasaulio situacijas (iš ilgametės patirties) SoC projektavimo ir tikrinimo srityje, apibūdindami pažangiausius metodus.

Šiame internetiniame seminare, jūs sužinosite, kaip šiuolaikinis derinimas sprendžia bendrus iššūkius, įskaitant; produktyvus derinimo metodika, vejasi tvarkykles modeliavimo, derinimo UVM, a galia valdomas dizainas ir derinimas ilgą emuliacijos paleisti.

Šiame internetiniame seminare sužinosite, kaip jūs naudojate geriausias iš abiejų pasaulių senosios ir naujosios mokyklos - patikros metodikas (UVM, randomization, gold reference models), kad greičiau rastumėte problemas ir geriau atsakytumėte “ar aš padariau dar”.

Šiame internetiniame seminare, jūs išmoksite testbench duomenų struktūras naudojant 'naršyti tai' (eilės, objektų rankenos, asociatyvūs masyvai visi gali būti ištirti) ir checkpoint & atkurti, kad būtų išvengta veikia per naujo etapus rasti klaidas.