EDA platforma IC tikrinimui ir DFM optimizavimui

Ne tik padidėjo projektavimo taisyklių patikrinimų skaičius, bet ir labai išaugo patikrinimų tipai ir operacijos, skatindami poreikį atlikti daugiau ir greitesnių skaičiavimų, išlaikant tikslumą ir tikslumą.

Tankūs ir hierarchiniai išdėstymai, didėjantis grandinės sudėtingumas ir sudėtingos liejyklos taisyklės reiškia LVS ir parazitų paleidimą ir derinimą, siekiant užtikrinti grandinės nuspėjamumą, gali būti daug laiko reikalaujantis ir daug išteklių reikalaujantis pastangos.

Didėjantis dizaino sudėtingumas ir didesnis dėmesys patikimumui visais lustų projektavimo lygmenimis, nuo IP iki pilno lusto, daro tikslią ir visapusišką IC patikimumo problemų patikrinimą būtina, tačiau sudėtinga.

DFM optimizavimas padeda dizaineriams subalansuoti galią, našumą ir plotą nuo pagaminamumo, tačiau nuoseklus kelių optimizavimo strategijų taikymas dažnai yra sunki ir reikli užduotis.

Dizaineriai turi valdyti ir naršyti tarp kelių projektavimo ir tikrinimo įrankių visame projektavimo sraute. Rankinės invokacijos, pasirinktinis sąsajos kodas ir nuoseklaus pateikimo trūkumas sumažina produktyvumą ir vienodumą.