Aukšto lygio sintezė ir tikrinimas

“Siemens” aukšto lygio sintezės (HLS) ir patikros (HLV) platforma pagerina jūsų ASIC ir FPGA projektavimo ir tikrinimo srautą, palyginti su tradiciniu RTL. Naudojant “C ++” arba “SystemC Catapult”, be unikalių HLV sprendimų, užtikrinama pirmaujanti rezultatų kokybė, atsižvelgiant į našumą, galią ir plotą.

Artimiausi HLS ir HLV renginiai HLS ir HLV išteklių biblioteka

TENDENCIJOS IR TECHNOLOGIJOS

RTL dizainas ir tikrinimas yra per lėtas ir brangus

RTL produktyvumas, ypač naujiems ir sudėtingiems pridėtinės vertės blokams, sustojo. Projektavimo ir tikrinimo iššūkiai kuriant naujas ir naujas architektūras, suteikiančias silicio pranašumų belaidžiui, 5G, AI/ML, automobiliams ar vaizdo/vaizdo apdorojimui, dizaino komandoms nepalengvina gyvenimo.

Architektūros tyrinėjimas

Ar jūsų aparatūros sistemos našumas bus ribotas? Ar pasirinkote tinkamą pagrindinę atminties architektūrą? O gal sužinojote tik sistemos integravimo metu? Aukšto lygio sintezė pagreitina jūsų dizaino kosmoso tyrinėjimą.

Katapultuokite savo dizainą

Optimalus galios našumas ir plotas

Sunku užtikrinti optimalų našumo, galios ir ploto pusiausvyrą jūsų dizaino poreikiams. Per mažai našumo, per daug galios ar per daug ploto ir galite praleisti produkto ciklą. Pasinaudokite HLS, kad suprojektuotumėte geriau ir greičiau.

Optimizuokite savo PPA

Ar vis dar derinate RTL?

Atrandant klaidas vėlai RTL reiškia praleistas galimybes, mažiau konkurencingą silicį, juostos iš vėlavimą ir ECO galvos skausmą. “Catapult HLS” projektavimas ir tikrinimas užtikrina tinkamą pirmą kartą RTL dizainą su mažesnėmis serverių ir įrankių sąnaudomis.

Greičiau raskite klaidas naudodami HLS

“Catapult” High-Level Synthesis Solutions

“Catapult High-Level Synthesis” sprendimai užtikrina C ++ ir SystemC kalbų palaikymą, FPGA ir ASIC nepriklausomumą, ASIC galios įvertinimą ir optimizavimą bei naujausią fiziškai žinomą kelių VT sričių ir našumo optimizavimą, kad padidintumėte jūsų dizainą.

C++/SystemC Synthesis

Išsamus HLS srautas, kurio projektavimo įvestis yra C ++ arba “SystemC” ir optimaliai nukreiptas į ASIC, eFPGA ar FPGA diegimus, pritaikytus dažnio ir tikslinės technologijos.

Mažos galios Solutions

Kalbant apie ankstyvo dizaino kosmoso tyrinėjimą, galios įvertinimą ir mažos galios ASIC RTL optimizavimą, “Catapult” generuoja labai efektyvų RTL, optimizuotą naudojant mūsų “PowerPro” technologiją po gaubtu.

Katapultos vektorinė grafika su pažymėtomis dalimis, tokiomis kaip “Arm”, “Counterweight” ir “Trigger”.

AI Solutions

“Catapult AI” pagerina HLS pagreitintam dizaino tyrinėjimui, kvantizacijos analizei ir našumui, galios ir ploto prognozavimui.

“Catapult” High-Level Verification Solutions

Paspartinkite savo aukšto lygio patikros (HLV) srautą žinomais ir patikimais metodais, naudodami Catapult HLV platformą. Sumažinkite bendrą SoC patikros atlikimo laiką ir išlaidas iki 80%, pasinaudodami aukšto lygio dizaino tikrinimu, kodo/funkcinės aprėpties ir statiniais bei formaliais metodais.

Catapult Coverage

HLS-aware kodo aprėptis, įskaitant pareiškimo, filialo, būklės, išraiškos (FEC) ir masyvo prieigos aprėpties palaikymą bei “SystemVerilog” įkvėptą funkcinę aprėptį su “covergroups”, “coverpoints”, šiukšliadėžių ir kryžių palaikymu.

Catapult Formal Verification Tools

Formaliai rasti klaidų, dviprasmybių ir problemų projektavimo problemas arba vartotojo suvaržymo klaidas anksti HLS proceso. Net ir esant laiko ir sąsajų skirtumams, “Catapult Formal” leidžia patikrinti ir aprėpties uždarymo srautą.

SLEC System

Patikrinkite RTL teisingumą, palyginti su savo aukšto lygio modeliais, naudodami SLEC. Įgalina įrodyti, kad specifikacija ir įgyvendinimas yra identiški, nepaisant kalbos, laiko ar abstrakcijos skirtumų.