Skip to main content
Šis puslapis rodomas naudojant automatinį vertimą. View in English instead?
Tvirta “Siemens” giliai mėlyna fono spalva.
Gencellicon

Apribojimų sertifikatorius

Pasirašymo apribojimų platforma užtikrina sumažėjimą, biudžeto sudarymą ir hierarchinį laiko apribojimų lygiavertiškumą bet kuriame ASIC arba FPGA srauto etape. Suvaržymų sertifikatorius suteikia išsamias galimybes patvirtinti apribojimus ir laiko išimtis, susijusias su pagrindiniu DTL.

Išplėstinės laiko apribojimo galimybės naudojant “Excellicon”

Įsigijimas leidžia SoC dizaineriams paspartinti dizaino uždarymą ir sustiprinti suvaržymų teisingumą valdant.

Kodėl apribojimų sertifikatorius

“Constraints Certifier” naudoja formalius algoritmus laiko apribojimams patikrinti, taip pateikdamas tikslią išsamią projekto ir su juo susijusių laiko apribojimų analizę. Naudojant oficialų variklį dizaino ir SDC failų elgsenai analizuoti, sumažėja triukšmas ir klaidingi įspėjimai, susiję su statinio tikrinimo metodais. Dizaineriai gali generuoti papildomus SDC tuo atveju, jei originaliam SDC trūksta apribojimų. Susijusiame SDC faile nagrinėdami dizainerio ketinimus, SVA gali užfiksuoti tolesnio modeliavimo reikalavimus tiksliems rezultatams.

Dažniausiai užduodami klausimai

Laiko lygiavertiškumo tikrinimas tradiciškai vadinamas laiko apribojimų tikrinimu vienas prieš kitą iš viršaus į bloką. Tačiau dažnai reikia patikrinti dvi skirtingas dizaino versijas pagal tą patį laiko apribojimų failą arba vieną apribojimų failą su dviem dizainais. “Constraints Certifier” suteikia išsamią galimybę patikrinti laiko apribojimus pagal dizainą.