Ar tai būtų gilus mokymasis, kompiuterinė vizija, ryšiai, vaizdo įrašai ar daugybė kitų erdvių, “Catapult” yra daugiau nei tik “C iki RTL”. ASIC, FPGA arba eFPGA, turintys naują kodo/funkcinę aprėptį, klasėje pirmaujančią galios pasirinkimą ir oficialų patikrinimą, sužinokite, kaip tai leidžia jums padaryti daugiau, ir padaryti tai geriau.
Šiame pagrindiniame pranešime nagrinėjama, kaip keičiasi puslaidininkių dizainas, kad būtų galima greitai kurti ir diegti pasirinktinius, pritaikymui optimizuotus SoC dizainus — nuo koncepcijos iki eksploatavimo gyvenime, kai keliaujame į tvarią skaičiavimo ateitį.
Efektyvus dirbtinio intelekto diegimas šiandieninėse IoT sistemose viršija paprasčiausią “Python” neuroninių tinklų perkėlimą į krašto įrenginį. Pritaikyta techninė įranga, sukurta naudojant aukšto lygio sintezę, išskirs jūsų sistemą nuo konkurencijos.
HLS pritaikymas lustų dizainui lemia didėjantis projektavimo ir tikrinimo sudėtingumas ir laikas rinkos spaudimui. HLS leidžia dizaineriams greičiau pristatyti savo lustus į rinką sutrumpindamas bendrą projektavimo ir patikros srautą.
Užbaigti tiesioginio seminaro įrašymą, skaidrės,
Resources ir dar daugiau!
HLS pritaikymas lustų dizainui lemia didėjantis projektavimo ir tikrinimo sudėtingumas ir laikas rinkos spaudimui. HLS leidžia dizaineriams greičiau pristatyti savo lustus į rinką sutrumpindamas bendrą projektavimo ir patikros srautą.
Užbaigti tiesioginio seminaro įrašymą, skaidrės,
Resources ir dar daugiau!
Šiame seminare naudojamas AXIS pagrįstas AI/ML greitintuvas, kad pademonstruotų, kaip HLS gali greitai pereiti nuo algoritmo, per C pagrįstą dizainą, sistemos lygio našumo analizę ir išsamų patikrinimą su RTL aprėpties uždarymu.
Užbaigti tiesioginio seminaro įrašymą, skaidrės,
Dizaino pavyzdžiai, Resources ir dar da
