“Catapult” aukšto lygio sintezės ir tikrinimo renginiai

Prisijunkite prie mūsų Šiaurės Amerikos renginyje, kuris yra skirta aplinka keistis idėjomis, informacija ir geriausia praktika, leidžiančia vadovauti savo vaidmenyje ir pasiekti sėkmės su klientais.

Prisijunkite prie mūsų Miunchene, kur bendraamžių techninėmis sesijomis bus dalijamasi įvairiomis temomis, kad galėtumėte ištirti naujas koncepcijas arba pasinerti giliai į savo pagrindinę kompetencijos sritį.

Sužinokite, kaip elektronikos dizaineriai gali naudoti HLS norėdami įdiegti pritaikytus greitintuvus. Pritaikant greitintuvą konkrečioms išvadoms, jis gali pralenkti nebrangius GPU ir TPU, todėl suvartojama mažiau energijos.

Šiame pokalbyje bus aprašyta, kaip naudoti aukšto lygio sintezę (HLS) kuriant pritaikytus AI greitintuvus, nukreiptus į ASIC arba FPGA technologiją. Sužinokite, kaip galite praktiškai įdiegti AI išvadas savo krašto sistemose.

Įterptosios sistemos reikalauja daugiau skaičiavimo galios, nei gali suteikti procesoriai. Aparatūros greitintuvai siūlo sprendimą. Ši sesija tyrinėja HLS, paverčiant C ++ į RTL ASICS/FPGA, su realaus pasaulio pavyzdžiais ML ir vaizdo apdorojime.

Šiame seminare bus aptariama aukšto lygio sintezė ir jos nauda gaminant aparatūros greitintuvus greitai ir tiksliai. Mes apžvelgsime žingsnis po žingsnio “Wakeword” algoritmo projektavimą ir patikrinimą naudojant HLS.

Ištirkite “SoftMAX” architektūrą ir mikroarchitektūrą, kad subalansuotumėte našumą, plotą ir išteklius, skirtus išvadoms dėl krašto. Atraskite judrias FPGA projektavimo darbo eigas, kad neatsiliktumėte nuo besivystančių algoritmų.

Ši praktinė sesija supažindins jus su aukšto lygio sinteze - technologija, kuri paverčia C ++ funkciją į aparatinės įrangos įgyvendinimą. Sukursite RISC-V koprocesorių ir integruosite jį į “Rocket Core” dizainą.

Atraskite aukšto lygio sintezę ir jos privalumus greitai ir tiksliai gaminant aparatūros greitintuvus. Mes apžvelgsime žingsnis po žingsnio “Wake Word” algoritmo projektavimą ir patikrinimą naudojant HLS.

Prisijunkite prie mūsų, kad ištirtumėte EDA AI galimybes ir pamatytumėte, kokia bus ateitis. Aptarsime didžiąją viziją turėti specialiai sukurtą centralizuotą EDA AI platformą.

Šiame seminare bus aptariama aukšto lygio sintezė ir jos nauda gaminant aparatūros greitintuvus greitai ir tiksliai. Mes apžvelgsime žingsnis po žingsnio “Wakeword” algoritmo projektavimą ir patikrinimą naudojant HLS.

Įgykite vertingos įžvalgos apie ML diegimo aparatinėje įrangoje iššūkius ir sprendimus. Supraskite, kaip HLS ir hls4ml supaprastina neuroniniu tinklu pagrįstų aparatūros greitintuvų kūrimą ir yra esminis dalykas pramonės ateičiai.

“User2User” — tai jūsų galimybė mokytis, augti ir užmegzti ryšį su kolegomis technikos ekspertais, kurie kuria pažangiausius produktus naudodami “Siemens EDA” įrankius.

Sužinokite, kaip naudoti HLS konvertuoti C ++ į RTL ASIC/FPGA, įgalinant pasirinktinius spartintuvus. Sesija apima HLS geriausią praktiką & realaus pasaulio pavyzdžius ML & vaizdo apdorojimo įterptųjų sistemų.

Naršykite aukšto lygio sintezę greitam, tiksliam aparatūros greitintuvo kūrimui. Mes aptarsime RTL dizainą ir patikrinimą naudodami “Wakeword” algoritmą ir pademonstruosime “Catapult AI NN”, išplėsdami HLS į “Python” greitesnį AI HW kūrimą.

Prisijunkite prie mūsų “DVCon US”: dalyvaukite mūsų trumpuose seminaruose, pietuose, dokumentuose ir plakatų sesijose. Apsilankykite pas mus 301 stende ir sužinokite, kaip “Siemens” gali padėti greičiau sukurti protingesnę ateitį.

Apsilankykite su “Siemens EDA”, kad sutelktumėte dėmesį į praktinius kalbų, įrankių, metodikų ir standartų pritaikymus elektroninių sistemų ir integrinių grandynų projektavimui ir tikrinimui, kad pagerintumėte savo srautus.

Apsilankykite su “Siemens EDA”, kad sutelktumėte dėmesį į praktinius kalbų, įrankių, metodikų ir standartų pritaikymus elektroninių sistemų ir integrinių grandynų projektavimui ir tikrinimui, kad pagerintumėte savo srautus.

Ateikite pamatyti Ankur Gupta pagrindinę kalbą: kaip AI iš naujo apibrėžia puslaidininkių dizainą kraštui
Rugsėjo 10 d., antradienį, 11:15 val

Apsilankykite su “Siemens EDA”, kad sutelktumėte dėmesį į praktinius kalbų, įrankių, metodikų ir standartų pritaikymus elektroninių sistemų ir integrinių grandynų projektavimui ir tikrinimui, kad pagerintumėte savo srautus.

Apsilankykite su “Siemens EDA”, kad sutelktumėte dėmesį į praktinius kalbų, įrankių, metodikų ir standartų pritaikymus elektroninių sistemų ir integrinių grandynų projektavimui ir tikrinimui, kad pagerintumėte savo srautus.

Šis pokalbis parodys, kaip HLS gali būti naudojamas greitai sukurti ir įvertinti kelis AI greitintuvo RTL įgyvendinimus iš vieno algoritminio aprašymo.

Apsilankykite “Siemens” elektroninio dizaino automatizavimo (EDA) ekspertuose “DAC 2024”, 2024 m. birželio 23-27 d., San Franciske, Kalifornijoje.

Įterptųjų sistemų skaičiavimo energijos paklausa nuolat auga. Funkcijų perkėlimas į HW greitintuvus yra labai svarbus. HLS automatizuoja konvertuodamas C ++ funkcijas į HW aprašymus ASIC arba FPGA, padidindamas efektyvumą IP ir ML.

Dalyvaukite mūsų informacinėse pamokose, pietuose, seminaruose, dokumentuose ir plakatų sesijose ir apsilankykite mūsų parodos stende ir sužinokite, kaip “Siemens” gali padėti greičiau sukurti protingesnę ateitį.

Mes parodysime, kaip HLS gali būti naudojamas migruojant konkrečias funkcijas iš 5G L1 kamino iš SW į HW. HLS gali įgalinti praktinius 5G diegimus, kurie kitu atveju gali būti neįmanomi.

Šioje praktinėje klasėje dalyviai sukurs išvadų greitintuvą naudojant HLS. Dalyviai įgis supratimą apie tai, kaip sukurti individualų išvadų greitintuvą ir naudą, kurią jis gali suteikti įterptoajai sistemai.

Atraskite neprilygstamą matomumą ir įžvalgas apie sudėtingą AI SoC funkcinį elgesį iš AIHW “Tessent Embedded Analytics” komandos, taip pat sužinokite apie RISC-V architektūros galios panaudojimą ASIC ir FPGA pagrįstam dizainui.

“Catapult” ir “PowerPro” šiais metais DAC turėjo gana daug sesijų, kuriuose buvo sesija iš NVIDIA ir kita iš “Telechips”. Norėdami peržiūrėti mūsų pristatymus stende, naudokite toliau pateiktas užsakomąsias nuorodas.

C.E.A. pateikia metodiką, jungiančią atviro kodo DL sistemą N2D2 ir “Catapult HLS”, kad padėtų sumažinti aparatūros greitintuvų projektavimo procesą, todėl galima žengti koja kojon su naujais AI algoritmais.

Telechips suprojektuoti AXI4 pagrindinis IP, kuris atitinka visas AXI4 specifikacijas naudojant C ++ HLS, teikiant programinės įrangos panašią prieigą prie DMA blokų, tuo pačiu pasiekiant aukštą pralaidumą naudojant kelis išskirtinius ir sprogo.

Aukšto lygio sintezė buvo gana karšta tema U2U Šiaurės Amerikoje ir Europoje. Peržiūrėkite visas mūsų 2023 m. U2U sesijas.

Sužinokite daugiau apie internetinį seminarą “Duomenų srauto CNN greitintuvų naudojant HLS architektūriniai patobulinimai mažos galios ir funkciniam saugumui”.

Sužinokite, kaip C ++ ir SystemC/matchlib HLS yra daugiau nei tik “SystemC” konvertavimas į RTL. Mes aptarsime kalbos pasirinkimą, architektūros tyrinėjimą, galios įvertinimą ir optimizavimą, kad visi dirbtų, kad būtų galima greitai ir pigiai pristatyti konkurencingą RTL.

Dizaino srautas, įskaitant HW/SW bendrą dizainą ir HLS, leidžiantį kūrėjams perkelti skaičiavimo intensyvias funkcijas iš SW, veikiančio įterptame procesoriuje, į HW pagrįstą greitintuvą kaip laisvai sujungtą magistralės pagrindu veikiančią periferinę įrangą.

Sužinokite, kaip galite naudoti aukšto lygio sintezę, kad pereitumėte iš “Python” į sintezuojamą RTL, kad įdiegtumėte pasirinktinį AI greitintuvą greičiau ir lengviau, nei manėte, kad įmanoma.

Kornelio įžanga “HiSparse”: greitintuvas dėl retos matricos tankio vektoriaus dauginimo. Naudodami tiek HLS įgyvendinimą, tiek modeliavimą, jų negausūs greitintuvai užtikrina daug žadantį pagreitinimą, padidindami pralaidumą ir energijos vartojimo efektyvumą.

FNAL demonstruoja, kad NN autoencoder modelis gali būti įdiegtas spinduliavimui atspariame ASIC, kad būtų galima atlikti nuostolių duomenų suspaudimą. Tai palengvina duomenų perdavimo problemą, tuo pačiu išsaugant kritinę detektoriaus energijos profilio informaciją.

5G standartai atveria aparatūros kūrimo pasaulį visiems, kurie gali sukurti geriausius, ekonomiškus produktus. “Catapult”, “Questa” ir “Veloce” įgalina integruotus, patikimus projektavimo ir tikrinimo sprendimus 5G sistemos projektavimui.

、～”、、。

Šiame internetiniame seminare pasidalinsime šiuo nauju duomenimis valdomo aparatinės įrangos dizaino modeliu, kuris sukuria dramatiškai geresnę aparatinę ir programinę įrangą - griežtai optimizuotą konkrečioms programoms.

Ši pamoka parodys HLS algoritmo transformaciją algoritmo pavyzdžiu nuo pilno programinės įrangos įgyvendinimo iki didelio našumo, efektyvaus įgyvendinimo su aparatinės ir programinės įrangos elementų deriniu.

Apžvalga, kas yra HLS ir kaip jis gali būti naudojamas kuriant programos specifinius spartintuvus. Tai parodys, kaip šiuos greitintuvus galima integruoti į procesoriumi pagrįstą sistemą iš techninės ir programinės įrangos perspektyvos.

“HLS” leidžia atlikti tikrą HW/SW bendrą dizainą, nes leidžia tiksliai suskirstyti

SW ir HW greitintuvo funkcijų tyrimas ir keitimas į

optimizuoti magistralės srautą, atminties panaudojimą ir procesoriaus apkrovą.

Šiame pokalbyje bus nagrinėjama, kaip HLS gali būti naudojamas norint pateikti duomenis, reikalingus kritiniams dizaino kompromiso sprendimams priimti, ir aptariama, kaip HLS gali įgalinti sistemos patikrinimą MBSE sraute ir kaip HLS gali sumažinti tiekimo grandinės riziką.

Norėdami suprasti, kuris “Catapult HLS” srautas geriau tinka mūsų poreikiams JPL-NASA, mes įdiegėme “Harris Corner Detector” vaizdo apdorojimo branduolį tiek untimed C ++, tiek laiko SystemC. Bus pristatytos kiekvieno srauto pamokos.

Šioje pamokoje bus nagrinėjamas dizaino kokybės klausimas iš unikalios perspektyvos.

Šiame seminare bus parodytas dizaino pavyzdys, veikiantis skirtingais abstrakcijos lygiais, tiriant skirtingus patikrinimo tikslus, kuriuos galima pasiekti kiekviename projektavimo proceso etape.

Harvardas atskleidžia jų judrią algoritmų ir aparatinės įrangos bendro projektavimo ir bendro tikrinimo metodiką, kurią palaiko aukšto lygio sintezė, kuri leido jiems sumažinti priekinio lygio VLSI projektavimo pastangas dideliu mastu.

Šioje sesijoje bus parodyta, kaip sukurti skirtingų tipų greitintuvus naudojant HLS ir kaip juos integruoti į RISC-V procesorių dizainus. Kaip pavyzdžiai bus naudojami AI išvadų algoritmas ir šifravimo algoritmas.

Algoritmo diegimas aparatinėje įrangoje reikalauja suprasti algoritmą ir jo priklausomybes nuo duomenų. Mes aprašysime automatizuotą būdą gauti šias įžvalgas iš C ++ aprašymo su automatizuotu keliu į RTL per HLS.

Algoritmo diegimas aparatinėje įrangoje reikalauja suprasti algoritmą ir jo priklausomybes nuo duomenų. Mes aprašysime automatizuotą būdą gauti šias įžvalgas iš C ++ aprašymo su automatizuotu keliu į RTL per HLS.

Šis internetinis seminaras parodo, kaip galima greičiau pasiekti išsamų patikrinimą aukštesniame abstrakcijos lygyje, tačiau vis tiek taikyti žinomus ir patikimus RTL tikrinimo metodus.

Pristatyme bus pateikta aukšto lygio techninė “Catapult HLS” platformos apžvalga, kurią galėsite naudoti savo būsimuose projektuose, kad pagreitintumėte savo kūrimo procesą.

Šiame apskritame stalelyje aptarsime keletą įdomių HW/SW kodizaino požiūrių ir tų metodų privalumus bei trūkumus. Priėmė Anoop Saha ir Russell Klein iš Siemens, prie jų prisijungė Thierry Tambe iš Harvardo universiteto.

Šiame pokalbyje daugiausia dėmesio bus skiriama siliciui kraštui ir dizaino pasirinkimams, padedantiems diegti galingus mašininio mokymosi algoritmus mažoje nebrangioje energiją taupančioje aparatinėje įrangoje.

AI yra pasirengęs tapti visur įterptosiose sistemose. Sužinokite, kaip išvados gali būti efektyviai naudojamos mažos galios, skaičiavimo ribotuose įrenginiuose, nereikalaujant atsinešti tikrai ilgo ilgintuvo.

Pagrindinis pranešimas, apimantis įgalinančias technologijas — nuo HLS iki aparatinės programinės įrangos bendro projektavimo, apimančio silicio projektavimo proceso praeitį, dabartį ir ateitį, sutrikimus ir naujausias technologines tendencijas.