Katapultos aukšto lygio sintezė ir tikrinimas

“Catapult” turi plačiausią aparatinės įrangos projektavimo sprendimų portfelį, skirtą C ++ ir “SystemC based High-Level Synthesis” (HLS). “Catapult” fiziškai suprantantis kelių VT režimas su mažos galios įvertinimu ir optimizavimu bei daugybė pirmaujančių tikrinimo sprendimų daro “Catapult HLS” daugiau nei tik nuo “C iki RTL”.

Artimiausi HLS ir HLV renginiai HLS ir HLV išteklių biblioteka

Katapulta High-Level Synthesis Solutions

“Catapult High-Level Synthesis” sprendimai užtikrina C ++ ir SystemC kalbų palaikymą, FPGA ir ASIC nepriklausomumą, ASIC galios įvertinimą ir optimizavimą bei naujausią fiziškai žinomą kelių VT sričių ir našumo optimizavimą, kad padidintumėte jūsų dizainą.

C++/SystemC Synthesis

Išsamus HLS srautas, kurio projektavimo įvestis yra C ++ arba “SystemC” ir optimaliai nukreiptas į ASIC, eFPGA ar FPGA diegimus, pritaikytus dažnio ir tikslinės technologijos.

Mažos galios sprendimai

Kalbant apie ankstyvą projektavimo kosmoso tyrinėjimą, galios įvertinimą ir mažos galios ASIC RTL optimizavimą, “Catapult” generuoja labai efektyvų RTL, kuris yra optimizuotas naudojant mūsų PowerPro technologija po gaubtu.

Katapultos vektorinė grafika su pažymėtomis dalimis, tokiomis kaip “Arm”, “Counterweight” ir “Trigger”.

AI sprendimai

“Catapult AI” pagerina HLS pagreitintam dizaino tyrinėjimui, kvantizacijos analizei ir našumui, galios ir ploto prognozavimui.

Katapulta High-Level Verification Solutions

Paspartinkite savo aukšto lygio patikros (HLV) srautą žinomais ir patikimais metodais, naudodami Catapult HLV platformą. Sumažinkite bendrą SoC patikros atlikimo laiką ir išlaidas iki 80%, pasinaudodami aukšto lygio dizaino tikrinimu, kodo/funkcinės aprėpties ir statiniais bei formaliais metodais.

Catapult Coverage

HLS-aware kodo aprėptis, įskaitant pareiškimo, filialo, būklės, išraiškos (FEC) ir masyvo prieigos aprėpties palaikymą bei “SystemVerilog” įkvėptą funkcinę aprėptį su “covergroups”, “coverpoints”, šiukšliadėžių ir kryžių palaikymu.

Catapult Formal Verification Tools

Formaliai rasti klaidų, dviprasmybių ir problemų projektavimo problemas arba vartotojo suvaržymo klaidas anksti HLS proceso. Net ir esant laiko ir sąsajų skirtumams, “Catapult Formal” leidžia patikrinti ir aprėpties uždarymo srautą.

SLEC System

Patikrinkite RTL teisingumą, palyginti su savo aukšto lygio modeliais, naudodami SLEC. Įgalina įrodyti, kad specifikacija ir įgyvendinimas yra identiški, nepaisant kalbos, laiko ar abstrakcijos skirtumų.