Kadangi puslaidininkių dizainas tampa pažangesnis ir auga SoC sudėtingumas, patikros kliūtys gali atidėti tvarkaraščius ir pakenkti silicio kokybei. “Calibre” antrosios kartos “Verilog-to-LVS” (V2LVS) pristato modulinę, lygiagrečią architektūrą, kuri smarkiai pagreitina netlist vertimą, sumažina atminties naudojimą iki 92% ir pateikia patobulintas derinimo įžvalgas. Nauja ataskaitų teikimas, galios/žemės neto tvarkymas ir naudotojų patirties patobulinimai užtikrina patikimą, keičiamo dydžio išdėstymą vs schematišką signoff. Šiame darbe nagrinėjamos naujojo V2LVS architektūros naujovės ir naudotojų grindžiama pažanga, pabrėžiant realią naudą klientams, geresnį efektyvumą ir būsimų skaitmeninio dizaino tikrinimo galimybių planą.
