Skaitmeninio diegimo iššūkiai
Dizaino sudėtingumo, našumo/galios/srities tikslų ir pateikimo į rinką laiko valdymas yra esminiai šiuolaikinio SoC dizaino iššūkiai. Dėl dizaino taisyklių sudėtingumo ir susitikimo laiko dizaino uždarymas tampa sudėtingesnis nei bet kada, ir reikalauja keisti paradigmą vietoje ir maršrute.
Pasiekti KDR uždarymą
Platus kelių raštų technologijos, EUV litografijos ir mišraus aukščio ląstelių naudojimas apsunkina išdėstymą ir maršrutą. Norint veiksmingai pasiekti KDR uždarymą, būtini esminiai vietos ir maršruto technologijos pakeitimai.
Konkurencingų PPA teikimas
Rinka nori IC, kurių energijos naudojimas būtų mažiausias ir didžiausias našumas. “Breakthrough” optimizavimo technologijos gali sumažinti galią, tuo pačiu pasiekiant laiko ir ploto tikslus bei kontroliuojant plėtros išlaidas.
Laiko iki uždarymo sutrumpinimas
Tikslus laiko įvertinimas po maršruto yra sunkiau nei bet kada, padidėjus laido/per pasipriešinimui. Venkite iteracijų, pagerinti PPA, ir sumažinti laiką iki uždarymo traukdami išsamiai maršruto matomumą anksčiau srauto.
“Vieta ir maršrutas” drebina skaitmeninį IC dizainą
“PowerFirst” diegimo technologija
Sumažinkite bendrą energijos suvartojimą energijai jautrioms programoms
Į išsamią maršrutą orientuota sintezė
Realizuoti greitą dizaino uždarymą ir išspręsti pažangias mazgas aukštos vielos/per varžos iššūkius
Sertifikuota pirmaujančių liejyklų
Sertifikuota pirmaujančių liejyklų per 4 nm ir greitą rampingą 3 nm sertifikatais
Pristatome Aprisa: Vietos ir maršruto programinės įrangos sprendimas
The Aprisa “place-and-route” platforma yra į detales maršrutą orientuotas sprendimas šiuolaikinio skaitmeninio IC diegimo iššūkiams.
