Optimizuoti
Bendras silicio, paketo, interpozerio ir PCB galios, našumo, ploto, sąnaudų ir patikimumo optimizavimas

Integruotas IC pakavimo sprendimas, apimantis viską nuo planavimo ir prototipų kūrimo iki pasirašymo įvairioms integracijos technologijoms, tokioms kaip FCBGA, FOWLP, 2.5/3DIC ir kt. Mūsų 3D IC pakavimo sprendimai padeda įveikti monolitinio mastelio apribojimus.
Puslaidininkių pramonė per pastaruosius 40 metų padarė didelę pažangą ASIC technologijų srityje, todėl pasiektas geresnis našumas. Tačiau kai Moore'o dėsnis artėja prie savo ribų, mastelio įrenginiai tampa vis sunkiau. Prietaisų susitraukimas dabar užtrunka ilgiau, kainuoja daugiau ir kelia iššūkių technologijų, projektavimo, analizės ir gamybos srityse. Taigi įeina į 3D IC.
3D IC yra nauja dizaino paradigma, kurią lemia mažėjanti IC technologijos mastelio grąža, AKA Moore'o dėsnis.
Alternatyvos apima “System-on-Chip” (SOC) suskirstymą į mažesnes subfunkcijas arba komponentus, vadinamus “mikroschemomis” arba “kietuoju IP”, ir kelių štampų naudojimą siekiant įveikti apribojimus, kuriuos nustato tinklo dydis.
Pasiekiama priartinant atminties komponentus prie apdorojimo vienetų, sumažinant atstumą ir delsą pasiekiant duomenis. Komponentai taip pat gali būti sukrauti vertikaliai, leidžiant trumpesnius fizinius atstumus tarp jų.
Heterogeninei integracijai yra keletas privalumų, įskaitant galimybę maišyti skirtingus proceso ir technologijų mazgus, taip pat galimybę panaudoti 2.5D/3D surinkimo platformas.
Mūsų 3D IC dizaino sprendimai palaiko architektūrinį planavimą/analizę, fizinio dizaino planavimą/patikrinimą, elektrinę ir patikimumo analizę bei bandymų/diagnostikos palaikymą perduodant gamybą.

Visapusiška nevienalyčių sistemų planavimo sistema, siūlanti lanksčią logikos kūrimą sklandžiam ryšiui nuo planavimo iki galutinės sistemos LVS. Grindų planavimo funkcionalumas palaiko sudėtingų heterogeninių dizainų mastelio keitimą.

Pasiekite greitesnį projektavimo ciklo laiką ir kelią iki tapeout su dizaino routability ir PPA uždarymo vietos optimizavimo metu. In-hierarchy-Optimization užtikrina aukščiausio lygio laiko uždarymą. Optimizuotos dizaino specifikacijos užtikrina geresnį PPA, sertifikuotą TSMC pažangiems mazgams.

Viena platforma palaiko pažangią SIP, čipletų, silicio interpozatorių, organinių ir stiklo substratų dizainą, sumažindama projektavimo laiką naudojant pažangią IP pakartotinio naudojimo metodiką. Projektuojamas SI/PI ir proceso taisyklių atitikties tikrinimas pašalina analizės ir pasirašymo iteracijas.

Šis sprendimas patikrina paketo surinkimo netlist prieš “auksinį” nuorodos netlist, kad būtų užtikrintas funkcinis teisingumas. Jis naudoja automatizuotą darbo eigą su formaliu patikrinimu, tikrinant visus puslaidininkinių įrenginių tarpusavio ryšius per kelias minutes, užtikrinant aukštą tikslumą ir efektyvumą.

Vairuokite fizinį išdėstymą naudodami projektinę analizę ir elektrinį ketinimą. Sujunkite silicio/organinio ekstrakciją SI/PI modeliavimui su technologijomis tiksliais modeliais. Padidinkite produktyvumą ir elektros kokybę, keičiant mastą nuo nuspėjamosios analizės iki galutinio pasirašymo.


Šiluminis sprendimas, apimantis tranzistorių iki sistemos lygmens ir skales nuo ankstyvo planavimo iki sistemos pasirašymo, detaliai štampo lygio šiluminei analizei su tiksliomis paketo ir ribinių sąlygų. Sumažinti išlaidas, sumažinant bandymo lustų poreikį ir padeda nustatyti sistemos patikimumo problemas.
.png?auto=format,compress&fit=crop&crop=faces,edges&w=640&h=360&q=60)
Konkrečių eCAD bibliotekų ir dizaino duomenų valdymas. Užtikrina WIP duomenų saugumą ir atsekamumą, renkantis komponentus, platinant biblioteką ir pakartotiniu modeliu. Besiūlus PLM integravimas produkto gyvavimo ciklo valdymui, gamybos koordinavimui, naujų dalių užklausoms ir turto valdymui.

Tvarkykite kelis mirtimus/mikroschemas atlikdami štampo lygio ir kamino lygio bandymus, palaikydami IEEE standartus, tokius kaip 1838, 1687 ir 1149.1. Jis suteikia visišką prieigą prie mirti pakuotėje, plokštelių bandymo patvirtinimo ir išplečia 2D DFT iki 2.5D/3D, naudojant “Tessent Streaming Scan Network” sklandžiai integracijai.

Pašalinkite laiką, praleistą kuriant ir prižiūrint pasirinktinius magistralės funkcinius modelius (BFM) arba tikrinimo komponentus. Avery Verification IP (VIP) leidžia sistemos ir “System-on-Chip” (SoC) komandoms pasiekti dramatiškų tikrinimo produktyvumo patobulinimų.

Solido Intelligent Custom IC” platforma, maitinama patentuota AI palaikoma technologija, siūlo pažangiausius grandinės patikros sprendimus, skirtus spręsti 3D IC iššūkius, atitikti griežtus signalo, galios ir šiluminio vientisumo reikalavimus ir pagreitinti plėtrą.

Užtikrinkite sujungimo patikimumą ir ESD atsparumą naudodami išsamią varžą nuo taško iki taško (P2P) ir srovės tankio (CD) matavimus visoje štampe, interpozatoriuje ir pakuotėje. Apskaitykite proceso mazgų ir ESD metodikos skirtumus su tvirtu apsaugos įtaisų tarpusavio ryšiu.
Mikroschema sukurta suprantant, kad ji bus prijungta prie kitų paketo mikroschemų. Artumas ir trumpesnis sujungimo atstumas reiškia mažiau energijos suvartojimo, tačiau tai taip pat reiškia didesnio skaičiaus kintamųjų, tokių kaip energijos vartojimo efektyvumas, pralaidumas, plotas, latencija ir pikis, koordinavimą.
Bendras silicio, paketo, interpozerio ir PCB galios, našumo, ploto, sąnaudų ir patikimumo optimizavimas
Įgalinkite projektavimo inžinierius prieinamomis technologijomis, kurios sumažina priklausomybę nuo ekspertų
Mastelio gebėjimas valdyti ir perduoti nevienalyčius duomenis visoje įmonės komandose ir išlaikyti skaitmeninį tęstinumą
Pašalinkite iteracijas ankstyvoje įžvalgoje apie tolesnį našumą ir proceso efektus atlikdami nuolatinį patikrinimą
Susisiekite su klausimais ar komentarais. Mes esame čia, kad padėtume!