DDRx 설계 및 검증

HyperLynx는 DDR (Double Data Rate) 인터페이스에 대한 통합 신호 무결성 및 타이밍 분석을 수행하여 신호 품질, 왜곡 및 타이밍 요구 사항을 검증해요.자동 레이아웃 추출, 3D EM 모델링, 고급 시뮬레이션 기술이 전력 인식 분석과 DDR5 애플리케이션을 지원해요.

하이퍼링크스 리소스

DDR 인터페이스 분석중이요

DDR 인터페이스에는 신호 그룹이 여러 개 포함돼요. 각 그룹마다 신호 품질 요구 사항이 고유해요.또한 신호 그룹 간에 상대적인 타이밍 관계도 있어서 만족해야 해요.설계가 의도한 대로 작동하는지 확인하려면 모든 그룹의 모든 신호를 분석해야 해요.여기 보이는 이미지에는 클럭, 커맨드/주소, 데이터, 데이터 스트로브, 상태 등 64개 이상의 신호가 있어요.단일 신호에 신호 품질이나 타이밍 문제가 있으면 전체 인터페이스가 작동하지 않을 수 있어요.

다행히 DDR 인터페이스는 인터페이스 요구 사항을 문서화하는 JEDEC 사양과 연관되어 있어요. 하지만 인터페이스의 DRAM 쪽에만 해당돼요.JEDEC은 컨트롤러 I/O 신호나 타이밍 요구 사항을 지정하지 않으므로 컨트롤러마다 고유한 동작이 있으므로 분석 중에 고려해야 하는 고유한 동작이 있어요.예를 들어, 컨트롤러는 인터페이스, 바이트, 니블 또는 개별 비트 단위로 디스키잉을 수행하거나 전혀 수행하지 않을 수 있어요.

인터페이스가 제대로 작동하려면 컨트롤러별 동작을 포함하여 모든 신호와 그룹 간 관계에 대한 신호 품질 및 타이밍 요구 사항을 충족해야 해요.이를 위해서는 모든 신호를 시뮬레이션하고 파형 데이터를 후처리하여 눈 측정값을 추출하고 타이밍 계산에 사용할 비행 시간을 상호 연결해야 해요.완전한 DDR 인터페이스에 대해 이 분석을 수행하는 것은 어려워요. 수십 개의 신호가 관련되어 있기 때문이죠.이상적으로는 관련된 분석 단계가 복잡하고 많기 때문에 이 분석을 완전히 자동화해야 해요.

DDR design and verification analyzing DDR4 and DDR5 interfaces calculating JEDEC specs shown as a screen shot from HyperLynx.

전체 인터페이스 포스트 레이아웃 자동 검증

Computer interface with graphs, charts, and data visualizations on multiple screens

HyperLynx는 자동 레이아웃 토폴로지 추출과 고급 DDR 프로토콜 인식 시뮬레이션, 포괄적인 파형 후처리 및 보고서 생성을 결합하여 전체 인터페이스 DDR 사후 레이아웃 검증을 완전히 자동화해요.

HyperLynx DDR 검증은 여러 수준의 레이아웃 모델링 정확도를 제공하므로 다양한 물리적 현상을 켜거나 끄고 전체 시스템 성능에 미치는 개별 영향을 확인할 수 있어요.자동 분석 흐름이 HyperLynx Advanced Solvers와 완전히 통합되어 이상적이지 않은 복귀 경로, 복귀 전류 공유 및 동시 스위칭 노이즈 (SSN) 의 영향을 정확하게 모델링해요.무엇보다도 레이아웃 모델링이 완전히 자동화되어 있어요. 관심 신호, 신호를 공격자로 간주하는 기준만 지정하면 나머지는 HyperLynx가 알아서 해요.

HyperLynx DDR 포스트 레이아웃 검증은 선택한 DRAM 기술과 컨트롤러 특성을 기반으로 프로토콜별 분석을 수행하여, 통과한 항목, 실패한 항목, 횟수를 알려주는 상세한 HTML 보고서를 생성해요.

사전 레이아웃 디자인 분석

HyperLynx DDR pre-layout PCB design analysis showing proposed layout and analysis for a subset of trace signals.

적절한 라우팅 전략이 정의되면 제약조건을 그래픽으로 캡처하고 레이아웃에 자동으로 반영할 수 있어요.

DDR 속도가 빨라지면 전압과 타이밍 마진이 계속 떨어지므로 레이아웃을 시작하기 전에 시뮬레이션으로 설계 공간을 철저히 조사하는 것이 필수예요.대부분의 DDR 분석 방법론은 거의 전적으로 사전 레이아웃 분석에 초점을 맞추고 있는데, 여기서 소수의 신호를 분석하여 전체 인터페이스의 성능을 나타냅니다.

레이아웃 전 분석 중에는 실제로 배치하거나 제작할 수 없는 이상주의적인 표현 대신 실제로 만들어질 디자인을 모델링하는 것이 매우 중요해요.HyperLynx는 Z-Zero의 Z-Planner (TM) 소프트웨어와 긴밀하게 통합되어 설계 스택업과 추적 특성이 특정 팹 공급업체에서 구현할 수 있는 물리적 현실을 표현하도록 보장해요.

사전 레이아웃 분석은 디자이너가 제안된 레이아웃 토폴로지를 만들고, 분석을 실행하고, 결과를 검토하고, 반복하는 대화형 프로세스예요.설계 전압과 타이밍 마진은 실제로 시스템 컨텍스트에서 측정되므로 분석 프로세스에서 보고하는 것이 중요해요.HyperLynx 사전 레이아웃 분석은 LineSIM 회로도 편집기에서 구동돼요. 디자이너들이 지오메트리와 트레이스 길이/지오메트리/간격을 통해 라우팅 순서, 종료, 라우팅 레이어가 설계 성능에 미치는 영향을 살펴볼 수 있어요.

사전 레이아웃 및 사후 레이아웃 분석 통합

사전 레이아웃 분석은 사전 레이아웃 탐색이 포괄적이고 레이아웃 규칙을 완전히 준수했을 경우 시스템이 제대로 작동할 수 있도록 하는 일련의 레이아웃 지침을 정의해요.레이아웃 후 검증은 디자인이 실제로 계획된 대로 분석해서 가이드라인을 제대로 따르지 않았거나 단순히 충분히 포괄적이지 않은 경우를 포착해요.

두 가지 형태의 분석 모두 중요해요.사전 레이아웃 탐색은 레이아웃 노력을 최적화하고 과도한 재작업을 방지하는 데 도움이 돼요.레이아웃 후 검증은 프로토타입 검증을 위한 설계를 준비하고 디버깅, 업데이트, 재조립에 시간과 비용이 많이 드는 실험실에서 실패로 이어지는 문제를 방지하는 데 도움이 돼요.

사전 레이아웃 탐색을 통해 디자인이 어떻게 작동하고 영업 마진이 얼마나 될지에 대한 기대치를 설정해요.레이아웃 후 검증은 레이아웃 전 탐색과 동일한 분석 프로세스를 수행하고 결과를 보고해야 두 결과를 쉽게 비교할 수 있어요.이상적으로는 프로세스의 복잡하고 단계가 많기 때문에 분석 프로세스를 완전히 자동화해야 해요.HyperLynx DDR 분석이 하는 일이 바로 그거예요. 동일한 결과를 같은 형식으로 보고하는 자동 분석 흐름을 사용해서 레이아웃 중에 발생한 문제를 신속하게 격리하고 해결할 수 있어요.

HyperLynx Pre-layout analysis software image showing optimization and verification of signals.

포괄적인 시뮬레이션 결과 보고

Software interface with graphs, charts, and data tables displaying financial or analytical information

HyperLynx DDR 분석은 분석된 신호를 나열하고 통과한 항목, 실패한 항목, 양을 보여주는 포괄적인 보고서를 생성해요.

결과는 데이터 읽기, 데이터 쓰기, 주소/명령, 미분 신호, DQ/DQS 스큐 및 아이 다이어그램 플롯을 포함하는 탭별로 구성된 하이퍼링크된 HTML 형식으로 표시돼요.별도의 요약 탭이 전체 보고서를 마스터 결과 테이블로 합쳐요.보고서의 각 탭에는 JEDEC 파라미터와 컨트롤러별 파라미터의 필수 및 측정값이 표시되고, 사용자가 대화형 파형 뷰어에서 측정 세부 정보를 볼 수 있는 하이퍼링크가 함께 표시돼요.결과를 필터링하고 정렬할 수 있어 디자이너가 최소/최대값을 신속하게 결정하고 문제 영역을 분리할 수 있어요.

별도의 대화형 아이 다이어그램 뷰어가 보고서의 주요 결과를 표 형식으로 표시해 주므로 설계자가 표에서 신호 행을 선택하여 아이 다이어그램을 그릴 수 있어요.표는 필터링 및 정렬 가능해요. HTML 보고서랑 비슷해요.신호의 전압과 타이밍 마진을 표시하기 위해 적절한 프로토콜별 아이 마스크를 표시할 수 있어요.

프로토콜 인식 고급 DDR 분석

전체 인터페이스 DDR 분석은 복잡한 프로토콜 및 장치별 프로세스예요.정확한 분석 프로세스, 파형 측정, 타이밍 계산은 사용 중인 DRAM 기술과 컨트롤러에 따라 달라요.HyperLynx는 버퍼링된 (등록된) DDR5 메모리를 포함하여 DDR-2,3,4,5 및 LPDDR-2,3,4,5 기술의 프로토콜 요구 사항을 이해해요.HyperLynx는 타이밍 모델과 분석 마법사 설정 옵션을 조합하여 컨트롤러 기능과 분석 구성 방법을 설정해요.분석 마법사를 통해 지정된 컨트롤러 기능에는 1T/2T 주소 타이밍, 읽기 및 쓰기 레벨링, 동적 종료 설정, DQ/DQS 디큐잉 기능 등이 포함돼요.

데이터 속도가 증가함에 따라 신호와 전력 전달 네트워크 (PDN) 간의 상호 작용이 더욱 중요해지고 설계의 가용 영업 마진의 상당 부분을 소비할 수 있어요.이러한 효과를 모델링하려면 통합 신호/전력 전달 네트워크를 위한 정확한 시뮬레이션 모델이 필요해요.HyperLynx DDR 분석은 HyperLynx Advanced Solvers 하이브리드 솔버와 완벽하게 통합되어 이러한 시뮬레이션 모델을 생성해요.Power-Aware 분석을 사용하면 이상적이지 않은 신호 복귀 경로, 복귀 경로 전류 공유 및 동시 스위칭 노이즈의 영향을 분석에 선택적으로 포함하거나 제외할 수 있어 작동 마진에 미치는 영향의 크기를 정량화할 수 있어요.

DDR5 메모리는 장치 수신기에 이퀄라이제이션 회로를 포함했기 때문에 DDR 모델링과 시뮬레이션에서 완전히 새로운 장을 열었어요.이를 위해서는 차세대 DDR5 (IBIS-AMI) 시뮬레이션 모델과 시뮬레이션 기법이 필요해요.게다가 DDR5에서는 1e-16 확률로 아이 마진을 계산해야 해요. 기존 DDR 시뮬레이션 기법으로는 불가능해요.HyperLynx는 최신 기능을 갖춘 DDR5 IBIS-AMI 시뮬레이션 모델을 완벽하게 지원하고 시뮬레이션 속도와 정확도 사이에서 서로 다른 절충점을 제공하기 위해 여러 시뮬레이션 방법을 지원해요.또한 HyperLynx를 사용하면 IBIS-AMI 모델을 다양한 상승/하강 임피던스와 에지 레이트를 가진 싱글 엔디드 아날로그 드라이버와 함께 사용할 수 있어요. 이는 기본적으로 IBIS-AMI 사양 자체에 속하지 않아요.

HyperLynx DDR4 and DDR5 screen shot showing protocol analysis and timing calculations for a DRAM chipset.

HyperLynx의 DDR5 고급 분석은 상승/하강 비대칭의 동시 모델링과 결과를 1e-16까지 계산하여 DDR5 사양의 가장 엄격한 요구 사항을 충족해요.

DDRx 설계 및 검증