C++またはSystemCは、チームが設計作業に最も効果的な方法を柔軟に決定できる選択肢です。それがACデータ型を使ったシーケンシャルC++の優れたシミュレーションと検証速度かどうか（hlslibs.org）、またはSystemCとMatchLibによる明示的な同時実行モデリング（ACタイプを使用）、Catapultが対応しています。
カタパルトC++/SystemC Synthesis
カタパルトは、ASICとFPGA向けの主要なHLSソリューションです。C++とSystemCをサポートしているため、設計者は自分の好きな言語で作業できるため、生産性と品質が向上します。コーディングが80％少なく、シミュレーション速度はVerilogよりも最大1,000倍高速です。HLSの設計と検証はあなたが必要とするエッジです。
主な特長
優れた設計、検証、実装
カタパルトは、ハンドコーディングの半分の時間で、C++/SystemCからASIC/FPGA用の高品質なRTLを作成します。設計空間の探索、下流のRTL合成の統合、さらに電力推定/最適化により、より良い設計が可能になります。デザインチェック、コードカバレッジ、フォーマルにより、RTL検証のコストを最大 80% 削減できます。
SystemCとC++のネイティブデュアル言語サポート
カタパルトフローでは、RTLのデバッグは文字通り消えます。Cモデルはその環境で検証され、そこから正しい構成RTLが作成されます。これにより、検証の労力が大幅に軽減されます。
カタパルトのオンデマンドトレーニング
Catapult High-Level Synthesis（HLS）オンデマンドトレーニングライブラリには、エンジニアにHLSと高レベル検証を紹介するためのモジュールを含む一連の学習パスが含まれています。
ハイレベル合成検証グループ
Siemens EDA A HLSとHLVツールを使用して、設計と検証のより細かい点を議論するグループ。新しいトピック、機能、コンテンツ、技術専門家についてのディスカッションに参加してください。
HLSlibs
標準C++で実装された無料のオープンライブラリセットで、ハードウェアとソフトウェアのビットアキュレート設計が可能です。研究と設計の両方を促進するために使用できるHLSの知識と知的財産を交換するためのオープンコミュニティです。