高レベルの合成と検証

シーメンスのハイレベル合成（HLS）および検証（HLV）プラットフォームは、従来のRTLと比較して、ASICおよびFPGAの設計と検証フローを改善します。 C++またはSystemC Catapultを使用すると、独自のHLVソリューションに加えて、パフォーマンス、パワー、面積の点で最高品質の結果が得られます。

HLS & HLV 近日開催予定のイベント HLS および HLV リソースライブラリ

トレンドとテクノロジー

RTLの設計と検証は遅すぎて費用がかかる

RTLの生産性は、特に新しく複雑な付加価値ブロックでは停滞しています。ワイヤレス、5G、AI/ML、自動車、またはビデオ/画像処理向けにシリコンに利点をもたらす新しい新しいアーキテクチャを作成するという設計と検証の課題は、設計チームの生活を楽にしません。

建築探検

ハードウェアのシステムパフォーマンスは制限されますか? 正しい基本メモリアーキテクチャを選びましたか？それとも、システムインテグレーション中に初めて気づいたのですか？ハイレベル合成により、設計空間の探索が加速されます。

デザインをカタパルトしよう

最適な電力性能と面積

設計ニーズに合わせてパフォーマンス、電力、面積の最適なバランスを実現することは困難です。性能が低すぎる、電力が多すぎる、または面積が多すぎると、製品サイクルを見逃す可能性があります。 HLS を活用して、より適切かつ迅速に設計できます。

PPA を最適化

まだ RTL をデバッグしていますか？

RTLの後半でバグを発見すると、機会を逃し、シリコンの競争力が低下し、テープアウトの遅延が発生し、ECOの問題が発生します。 Catapult HLSの設計と検証により、サーバーとツールのコストを削減しながら、最初から正しいRTL設計が可能になります。

HLS でバグをすばやく発見

カタパルト高レベル合成ソリューション

Catapult High-Level Synthesisソリューションは、C++およびSystemC言語のサポート、FPGAとASICの独立性、ASIC電力の推定と最適化に加えて、最新の物理認識マルチVT領域とパフォーマンスの最適化を提供し、設計を向上させます。

C++/システムC合成

C++またはSystemCを設計入力として使用し、周波数とターゲットテクノロジーに合わせて調整されたASIC、eFPGA、またはFPGAの実装を最適にターゲットとする包括的なHLSフロー。

低電力ソリューション

初期の設計空間の探索、電力推定、および低電力ASIC RTLの最適化に関しては、Catapultは、PowerProテクノロジーを内部で最適化した高効率のRTLを生成します。

AI ソリューション

Catapult AIはHLSを強化して、設計調査、量子化分析、パフォーマンス、電力、面積予測を加速します。

Catapult ハイレベル検証ソリューション

Catapult HLVプラットフォームを使用して、既知の信頼できる方法で高レベル検証（HLV）フローを加速します。ハイレベル・デザイン・チェック、コード/ファンクショナル・カバレッジ、スタティック・メソッドとフォーマル・メソッドを活用して、SoC検証全体の所要時間とコストを最大 80% 削減します。