Progettazione e verifica DDRx

HyperLynx esegue un'analisi integrata dell'integrità del segnale e della temporizzazione per le interfacce Double Data Rate (DDR), verificando la qualità del segnale, l'inclinazione e i requisiti di temporizzazione. L'estrazione automatica del layout, la modellazione EM 3D e le tecniche di simulazione avanzate supportano l'analisi basata sull'alimentazione e le applicazioni DDR5.

Risorse HyperLynx

Analisi delle interfacce DDR

Le interfacce DDR contengono più gruppi di segnali, ciascuno con requisiti di qualità del segnale unici. Hanno anche relazioni temporali relative tra i gruppi di segnali che devono essere soddisfatte. Tutti i segnali di tutti i gruppi devono essere analizzati per garantire che il progetto funzioni come previsto. Nell'immagine mostrata qui, ci sono più di 64 segnali, tra cui orologio, comando/indirizzo, dati, dati stroboscopici e stato. Un problema di qualità o temporizzazione del segnale con un singolo segnale può rendere inutilizzabile l'intera interfaccia.

Fortunatamente, le interfacce DDR sono associate alle specifiche JEDEC che documentano i requisiti delle interfacce, ma solo per il lato DRAM dell'interfaccia. JEDEC non specifica i requisiti di temporizzazione o di segnale I/O del controller, quindi controller diversi avranno comportamenti unici che devono essere presi in considerazione durante l'analisi. Ad esempio, i controller potrebbero eseguire l'inclinazione in base all'interfaccia, al byte, al nibble o a singolo bit, oppure non farlo affatto.

Garantire il funzionamento di un'interfaccia richiede che i requisiti di qualità e tempistica del segnale siano soddisfatti per tutti i segnali e le relazioni tra i gruppi, compresi i comportamenti specifici del controllore. Ciò richiede la simulazione di tutti i segnali e la post-elaborazione dei dati delle forme d'onda per estrarre le misurazioni oculari e interconnettere i tempi di volo da utilizzare durante i calcoli dei tempi. Eseguire questa analisi per un'interfaccia DDR completa è difficile, poiché sono coinvolti dozzine di segnali. Idealmente, questa analisi dovrebbe essere completamente automatizzata, a causa della complessità e del numero di fasi di analisi coinvolte.

DDR design and verification analyzing DDR4 and DDR5 interfaces calculating JEDEC specs shown as a screen shot from HyperLynx.

Verifica post-layout automatica completa dell'interfaccia

Computer interface with graphs, charts, and data visualizations on multiple screens

HyperLynx automatizza completamente la verifica post-layout DDR a interfaccia completa combinando l'estrazione automatica della topologia del layout con la simulazione avanzata compatibile con il protocollo DDR, la post-elaborazione completa delle forme d'onda e la generazione di report.

La verifica DDR di HyperLynx offre diversi livelli di precisione della modellazione del layout, consentendole di attivare/disattivare diversi fenomeni fisici per accertarne gli effetti individuali sulle prestazioni complessive del sistema. I flussi di analisi automatizzati sono completamente integrati con HyperLynx Advanced Solvers, fornendo una modellazione accurata dei percorsi di ritorno non ideali, della condivisione della corrente di ritorno e degli impatti del rumore di commutazione simultanea (SSN). La cosa migliore è che la modellazione del layout è completamente automatizzata: basta specificare i segnali di interesse, i criteri per considerare i segnali come aggressori - e HyperLynx fa il resto.

La verifica post-layout di HyperLynx DDR esegue un'analisi specifica del protocollo in base alla tecnologia DRAM selezionata e alle caratteristiche del controller, producendo un report HTML dettagliato che le indica cosa è stato superato, cosa non è riuscito e di quanto.

Analisi del progetto preliminare

HyperLynx DDR pre-layout PCB design analysis showing proposed layout and analysis for a subset of trace signals.

Una volta definita una strategia di routing adeguata, i vincoli possono essere acquisiti graficamente e inseriti automaticamente nel layout.

Con l'aumentare della velocità DDR, i margini di tensione e temporizzazione continuano a diminuire, il che rende imperativo studiare a fondo lo spazio di progettazione con la simulazione prima di iniziare il layout. La maggior parte delle metodologie di analisi DDR si concentra quasi esclusivamente sull'analisi pre-layout, in cui vengono analizzati una manciata di segnali per rappresentare le prestazioni dell'intera interfaccia.

Durante l'analisi pre-layout, è di fondamentale importanza modellare il design in quanto verrà effettivamente costruito invece di una rappresentazione idealistica che non può essere praticamente disposta o prodotta. HyperLynx è strettamente integrato con il software Z-Planner (TM) di Z-Zero per garantire che lo stack di progettazione e le caratteristiche di traccia rappresentino una realtà fisica che può essere realizzata con uno specifico produttore di fabbrica.

L'analisi pre-layout è un processo interattivo, in cui i progettisti creano una topologia di layout proposta, eseguono analisi, esaminano i risultati e iterano. È importante che il processo di analisi riporti i margini di tensione e temporizzazione del progetto poiché verranno effettivamente misurati nel contesto del sistema. L'analisi pre-layout di HyperLynx è basata sull'editor schematico LineSim, che consente ai progettisti di esplorare gli effetti dell'ordine di routing, della terminazione, dei livelli di routing, tramite geometrie e lunghezza/geometria/spaziatura delle tracce sulle prestazioni del loro progetto.

Analisi unificata pre-layout e post-layout

L'analisi pre-layout definisce una serie di linee guida per il layout che dovrebbero consentire a un sistema di funzionare correttamente, se l'esplorazione del pre-layout fosse completa e le regole del layout fossero state seguite completamente. La verifica post-layout analizza il comportamento del progetto così com'è stato effettivamente strutturato, individuando i casi in cui le linee guida non sono state seguite correttamente o semplicemente non erano sufficientemente complete.

Entrambe le forme di analisi sono importanti. L'esplorazione pre-layout aiuta a ottimizzare gli sforzi relativi al layout ed evitare rielaborazioni eccessive. La verifica post-layout aiuta a garantire che il progetto sia pronto per la verifica del prototipo e non contenga problemi che ne causino il fallimento in laboratorio, dove il debug, l'aggiornamento e la rifabbricazione richiedono molto tempo e sono costosi.

L'esplorazione preliminare del layout stabilisce le aspettative su come funzionerà il design e quali saranno i margini operativi. La verifica post-layout deve eseguire lo stesso processo analitico e riportare i risultati allo stesso modo dell'esplorazione pre-layout, in modo che i due set di risultati possano essere facilmente confrontati. Idealmente, il processo di analisi dovrebbe essere completamente automatizzato, a causa della complessità e del numero di fasi del processo. Questo è esattamente ciò che fa l'analisi DDR di HyperLynx: utilizza lo stesso flusso di analisi automatizzato che riporta gli stessi risultati nello stesso formato, in modo che eventuali problemi sorti durante il layout possano essere rapidamente isolati e risolti.

HyperLynx Pre-layout analysis software image showing optimization and verification of signals.

Rapporti completi sui risultati della simulazione

Software interface with graphs, charts, and data tables displaying financial or analytical information

L'analisi HyperLynx DDR produce un rapporto completo che elenca i segnali analizzati e mostra cosa è passato, cosa non è riuscito e di quanto.

I risultati sono presentati in un formato HTML con collegamenti ipertestuali organizzato per schede, che includono dati letti, scritti dati, indirizzo/comando, segnali differenziali, diagrammi di inclinazione DQ/DQS e diagrammi oculari. Una scheda riassuntiva separata raggruppa il rapporto complessivo in una tabella principale dei risultati. Ogni scheda del rapporto mostra i valori richiesti e misurati per i parametri JEDEC e i parametri specifici del controller, insieme a collegamenti ipertestuali che consentono agli utenti di visualizzare i dettagli delle misurazioni in un visualizzatore di forme d'onda interattivo. I risultati sono filtrabili e ordinabili, consentendo ai progettisti di determinare rapidamente i valori minimi/massimi e isolare le aree problematiche.

Un visualizzatore di diagrammi oculari separato e interattivo presenta i principali risultati del rapporto in forma tabellare, consentendo ai progettisti di tracciare un diagramma oculare selezionando una riga di segnale nella tabella. La tabella è filtrabile e ordinabile, simile al rapporto HTML. È possibile visualizzare la mascherina per gli occhi appropriata e specifica per il protocollo per mostrare i margini di tensione e temporizzazione del segnale.

Analisi DDR avanzata e compatibile con il protocollo

L'analisi DDR a interfaccia completa è un processo complesso, specifico per protocollo e dispositivo. L'esatto processo analitico, le misurazioni della forma d'onda e il calcolo dei tempi variano in base alla tecnologia DRAM e al controller utilizzati. HyperLynx comprende i requisiti di protocollo per le tecnologie DDR-2,3,4,5 e LPDDR-2,3,4,5, comprese le memorie DDR5 bufferizzate (registrate). HyperLynx utilizza una combinazione di modelli di temporizzazione e opzioni di configurazione guidata di analisi per stabilire le capacità del controller e come configurare l'analisi. Le funzionalità del Controller specificate tramite la procedura guidata di analisi includono la temporizzazione degli indirizzi 1T/2T, il livellamento in lettura e scrittura, la configurazione dinamica della terminazione, le funzionalità di disallineamento DQ/DQS e altro ancora.

Con l'aumentare della velocità di trasmissione dei dati, le interazioni tra i segnali e il Power Delivery Network (PDN) diventano più importanti e possono consumare una parte significativa del margine operativo disponibile del progetto. La modellazione di questi effetti richiede un modello di simulazione accurato per la rete combinata di erogazione di segnale/potenza. L'analisi HyperLynx DDR è perfettamente integrata con il solutore ibrido HyperLynx Advanced Solvers per generare questi modelli di simulazione. Con l'analisi Power-Aware, gli effetti dei percorsi di ritorno del segnale non ideali, della condivisione della corrente del percorso di ritorno e del rumore di commutazione simultaneo possono essere inclusi o esclusi selettivamente dall'analisi, consentendo di quantificare l'entità del loro impatto sui margini operativi.

La memoria DDR5 rappresenta un capitolo completamente nuovo nella modellazione e simulazione DDR, grazie all'inclusione di circuiti di equalizzazione nei ricevitori dei dispositivi. Ciò richiede una nuova generazione di modelli di simulazione e tecniche di simulazione DDR5 (IBIS-AMI). Inoltre, la DDR5 impone il calcolo dei margini oculari con probabilità 1e-16, cosa non possibile con le tecniche di simulazione DDR convenzionali. HyperLynx supporta pienamente i modelli di simulazione DDR5 IBIS-AMI con le funzionalità più recenti e supporta diversi metodi di simulazione per fornire diversi compromessi tra velocità e precisione della simulazione. HyperLynx consente inoltre di utilizzare i modelli IBIS-AMI con driver analogici single-ended con impedenze di salita/discesa e velocità limite variabili, cosa che nativamente non fa parte delle specifiche IBIS-AMI stesse.

HyperLynx DDR4 and DDR5 screen shot showing protocol analysis and timing calculations for a DRAM chipset.

L'analisi avanzata DDR5 di HyperLynx supporta la modellazione simultanea dell'asimmetria di salita/discesa e il calcolo dei risultati fino a 1e-16, soddisfacendo i requisiti più severi delle specifiche DDR5.

Progettazione e verifica DDRx

Analisi dell'interfaccia DDR