Molti team di sviluppo e clienti si aspettano che la traccia del processore sia una caratteristica minima di un SoC in modo che i loro sviluppatori di software possano acquisire un registro delle istruzioni eseguite che può essere utilizzato per ricostruire l'esatta sequenza di esecuzione del loro programma. Nel 2018, la comunità RISC-V ha creato la specifica Efficient Trace (E-Trace) che avrebbe garantito la compatibilità in tutto l'ecosistema RISC-V, che includeva uno schema di codifica efficiente adatto ai processori del XXI secolo. L'efficiente schema di codifica consente agli sviluppatori di tracciare grandi quantità di dati per periodi di tempo più lunghi, consentendo agli sviluppatori di comprendere il comportamento del programma, anche nei sistemi multicore più complessi. Tessent Embedded Analytics offre una soluzione E-Trace RISC-V leader del settore.

Il coinvolgimento di Siemens in RISC-V risale al 2016 e ai primi giorni della RISC-V Foundation (ora RISC-V International); siamo stati coinvolti inizialmente come UltraSoC, ora come Siemens EDA. UltraSoC e Siemens hanno dato un contributo attivo ed esteso allo sviluppo dell'ecosistema RISC-V, inclusi contributi tecnici chiave allo standard RISC-V Efficient Trace (E-TRACE). Il nostro coinvolgimento continua oggi attraverso il RISC-V Debug Trace and Performance Monitoring SIG.

RISC-V è stato originariamente progettato per supportare la ricerca e l'istruzione sull'architettura informatica. Il set di istruzioni è stato avviato nel maggio 2010 presso l'Università della California, Berkeley, in un formato open source.

A causa della sua natura open source, gli sviluppatori potevano accedere e modificare l'architettura del processore senza costi di licenza o restrizioni. Le aziende hanno colto l'occasione per innovare con componenti hardware specializzati per applicazioni emergenti in un momento in cui la domanda aumentava in modo esponenziale, insieme a problemi di sicurezza e gestione dell'alimentazione. La capacità dei SoC basati su RISC-V di gestire dati e calcoli su larga scala è stata particolarmente interessante per le aziende che lavorano nei settori dell'intelligenza artificiale, dell'archiviazione dei dati, del 5G, del settore automobilistico e della sicurezza. Altre società considerano RISC-V una soluzione per sistemi integrati a basso costo, come dispositivi IoT edge, sensori e attuatori.

La natura modulare dell'architettura del set di istruzioni RISC-V (ISA) consente ai progettisti di chip di personalizzare i propri dispositivi per diversi mercati e applicazioni selezionando gruppi di istruzioni (estensioni ISA). Uno dei gruppi di estensione ISA consente ai progettisti di SoC e ai loro clienti di aggiungere le proprie istruzioni personalizzate per accelerare la loro applicazione, in genere per accelerare le operazioni critiche o la densità del codice. Le istruzioni personalizzate RISC-V forniscono ulteriori invenzioni e differenziazioni per le aziende in molti mercati altamente competitivi. Questa flessibilità pone alcune sfide di verifica e convalida per garantire che la personalizzazione non solo funzioni, ma non rompa nient'altro.

La specifica Efficient RISC-V Trace include le seguenti funzionalità obbligatorie:

• Traccia delle istruzioni
• Interfaccia da Hart a encoder
• modalità di tracciamento degli indirizzi Delta
• Formato di pacchetto efficiente

Le funzionalità opzionali (estensioni ISA) includono:

• Pensionamento con più istruzioni
• Traccia dati
• Modalità di eccezione implicita
• Modalità salto sequenziale deducibile
• Modalità di restituzione implicita
• Modalità di previsione delle filiali
• modalità cache Jump Target
• Modalità indirizzo completo
• Compressione basata sui segni
• Compressione della traccia dei dati XOR
• Compressione differenziale della traccia dei dati
• Filtraggio
• Timestamp

L'Enhanced Trace Encoder Tessent di Siemens EDA include tutte le funzionalità obbligatorie e opzionali. Include anche:

• Traccia accurata nel ciclo