Lavora in modo più efficiente, sviluppa test più complessi e lavora su topologie più complesse, come soluzioni multi-path e multi-link. Ottenere la massima produttività e flessibilità per la verifica dei progetti a livello di blocco, sottosistema e system-on-chip (SoC).

La nostra soluzione di verifica completa presenta un ambiente avanzato di Universal Verification Methodology (UVM) che incorpora generazione di traffico casuale vincolato, robusti controlli di pacchetti, link e livello fisico e iniezione degli errori, controlli e copertura del protocollo, copertura funzionale, funzionalità simili a un analizzatore di protocollo per le metriche di debug e analisi delle prestazioni.

Le suite di test di conformità Avery (CTS) offrono test di base efficaci a livello di chip, compresi quelli utilizzati nei workshop sulla conformità e i test estesi sviluppati da Avery per coprire le funzionalità delle specifiche.

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