Catapult è la soluzione HLS leader per ASIC e FPGA. Supportando C++ e SystemC, i designer lavorano nel loro linguaggio preferito, migliorando la produttività e la qualità. Con l'80% in meno di codifica e velocità di simulazione fino a 1.000 volte più veloci di Verilog. La progettazione e la verifica HLS sono il vantaggio di cui ha bisogno.
Catapult produce RTL di qualità per ASIC/FPGA da C++/SystemC in metà del tempo di codifica manuale. Design Space Exploration, integrazione della sintesi RTL a valle e stima/ottimizzazione della potenza consentono progetti migliori. Design Checking, Code Coverage e Formal riducono i costi di verifica RTL fino all'80%.
C++ o SystemC è una scelta che offre ai team la flessibilità di decidere qual è la metodologia più efficace per il loro compito di progettazione. Che si tratti della velocità di simulazione e verifica superiore del C++ sequenziale con i tipi di dati AC (hlslibs.org), o modellazione esplicita della concorrenza con SystemC e MatchLib (utilizzando i tipi AC), Catapult ha quello che fa per Lei.
Con Catapult Flow, il debug RTL scompare letteralmente. Il modello C viene convalidato nel suo ambiente e da lì viene creato un RTL corretto per costruzione. Ciò riduce drasticamente lo sforzo di verifica.
La libreria di formazione su richiesta Catapult High-Level Synthesis (HLS) contiene una serie di percorsi di apprendimento con moduli per introdurre gli ingegneri all'HLS e alla verifica di alto livello.
Un gruppo per discutere i punti più fini della progettazione e della verifica utilizzando gli strumenti Siemens EDA HLS e HLV. Partecipa alla discussione su nuovi argomenti, funzionalità, contenuti ed esperti tecnici.
Un set di librerie gratuito e aperto implementato in C++ standard per una progettazione hardware e software con precisione di bit. È una comunità aperta per lo scambio di conoscenze e proprietà intellettuale per HLS che può essere utilizzata per accelerare sia la ricerca che la progettazione.
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