Questa Post-Silicon Debug

Ezen a webináriumon megtudhatja, hogy a hivatalos ellenőrzés miért kulcsfontosságú eleme a sikerhez a Next Normal korszakában, ahol az első pass szilícium sikere kulcsfontosságú, és elengedhetetlen a minőség biztosítása az ellenőrzési ciklus során.

Ezen a webináriumon a következő technikákat fogjuk megvitatni: Alapvető absztrakció, korlátozások beállítása és optimalizálása, Adatfüggetlenség és nem-determinizmus. Ezek a módszerek könnyen alkalmazhatók, növelik a formális elemzés teljesítményét.

Ebben a webináriumban megmutatjuk, hogy egy kis tervezési ismeretekkel és előre gondolkodva hogyan használhatja ki ezt a két alapelvet (DI és ND), hogy a hivatalos elemzést percekhez képest órákra csökkentsék.

Ezen a webináriumon megmutatjuk, hogyan használhatja az IEEE szabványos tulajdonságellenőrző kódot (SVA) és a praktikus formális eszközöket a DUT-n keresztüli adatszállítás gyors és kimerítő ellenőrzésére, hogy megfelel a specifikációnak.

Ezen a webináriumon megtudhatja, milyen típusú DUT konstrukciókat okoznak, amelyek általában formális elemzési problémákat okoznak, és hogyan lehet alkalmazni az időbevált technikákat azok biztonságos elvonására, hogy a hivatalos ellenőrzés gyorsan lezáruljon.

Ebben a webináriumban megmutatjuk, hogyan lehet optimális korlátokat írni a formális elemzéshez; és hogyan lehet szándékosan alávetni és túlkorlátozni az elemzést, hogy többet tudjon meg a korlátok hatékonyságáról.

Ezen a webináriumon megtudhatja, hogy az FPGA megvalósításának ellenőrzése hogyan gyorsíthatja fel a tervezési folyamatot, csökkentheti a laboratóriumi tesztelést, lehetővé teszi az agresszív optimalizálási felhasználást, és drámai módon csökkentheti a gyártás utáni kockázatokat.

A hardver védelme ugyanolyan fontos, mint a szoftver védelme a számítógépes támadásokkal szemben. Ez a munkamenet bemutatja a korai biztonsági ellenőrzést egy kis szellemi tulajdon (IP) modulján, amely IC-integrációra szolgál.

Ebben a webináriumban megismerheti azokat az automatikus hivatalos alkalmazásokat, amelyek felhasználhatók az ASIC és FPGA tervek fejlesztésekor általánosan előforduló jelenlegi tervezési és ellenőrzési kihívások megoldására.

Ezen a webináriumon bemutatjuk, hogyan lehet automatizált, formális alapú folyamatot alkalmazni, amely biztosítja a nyilvántartások állapotának teljes lefedettségét, kimerítő módon ellenőrizheti a viselkedést és az illegális viselkedést anélkül, hogy egyáltalán formálisan kellene tanulnia.

Ebben a webináriumban részletesen ismertetjük a formális módszertant, a formális ABC-kre összpontosítva: (A) absztrakció, (B) hibakadászat és építési bizonyítékok, valamint (C) lefedettség az ingatlanellenőrzés összefüggésében.

Ezen a webináriumon, láthatja, hogy a felhasználóbarát formális alkalmazások előrehaladnak a formális ingatlanellenőrzés első lépéseihez; a kimerítő modulszintű formális ellenőrzés gyakorlati ötlete az ingatlanvezérelt fejlesztés ígéretéig.

Ezen a webináriumon, megosztunk egy átfogó statikus és formális alapú módszertant, amely Questa X-Check automatikus alkalmazást alkalmaz, amely lehetővé teszi a tervezőcsapatok számára, hogy az RTL tervezési folyamat korai szakaszában „X” -problémákat okozzák.

Ezen a webináriumon megtudhatja, hogyan használhatja ki a formális elemzést a lehető legtöbb funkcionális hiba megtalálásához és kijavításához, végső soron javítva a végtermék minőségét és csökkentve az újbóli pörgetések kockázatát.

Ezen a webináriumon megtudhatja, hogy a formális fejlesztés korai szakaszában miért lerövidíti az általános ellenőrzési ciklust azáltal, hogy a legtöbb hibát megtalálja és javítja a fejlesztés során, nem pedig az ellenőrzési játék késői szakaszában.