DDRx dizajn i provjera

Analiza DDR sučelja

DDR sučelja sadrže više skupina signala, od kojih svaka ima jedinstvene zahtjeve za kvalitetom signala. Oni također imaju relativne vremenske odnose između signalnih skupina koje treba zadovoljiti. Svi signali u svim skupinama moraju se analizirati kako bi se osiguralo da će dizajn raditi kako je predviđeno. Na slici prikazanoj ovdje nalazi se preko 64 signala, uključujući sat, naredbu/adresu, podatke, stroboskop podataka i status. Problem s kvalitetom signala ili vremenom s bilo kojim pojedinačnim signalom može učiniti cijelo sučelje neoperativnim.

Srećom, DDR sučelja povezana su s JEDEC specifikacijama koje dokumentiraju zahtjeve sučelja - ali samo za DRAM stranu sučelja. JEDEC ne određuje I/O signal kontrolera ili vremenske zahtjeve, tako da će različiti kontroleri imati jedinstvena ponašanja koja se moraju uzeti u obzir tijekom analize. Na primjer, kontroleri mogu izvršiti deskewing na bazi sučelja, bajta, grickanja ili pojedinačnih bita - ili uopće ne.

Osiguravanje funkcioniranja sučelja zahtijeva osiguravanje ispunjavanja zahtjeva za kvalitetu signala i vremenskim uvjetima za sve signale i međugrupne odnose, uključujući ponašanja specifična za kontrolera. To zahtijeva simulaciju svih signala i podataka valnog oblika naknadne obrade kako bi se izvukla mjerenja oka i međusobno povezala vremena leta za upotrebu tijekom izračunavanja vremena. Izvođenje ove analize za cjelovito DDR sučelje teško je, jer su uključeni desetci signala. U idealnom slučaju, ova analiza bi trebala biti potpuno automatizirana, zbog složenosti i broja uključenih koraka analize.

DDR dizajn i provjera analizirajući DDR4 i DDR5 sučelja za izračunavanje JEDEC specifikacija prikazanih kao snimak zaslona iz HyperLynx.

Automatizirana provjera nakon izgleda cijelog sučelja

Računalno sučelje s grafikonima, grafikonima i vizualizacijama podataka na više zaslona

HyperLynx u potpunosti automatizira provjeru DDR nakon izgleda cijelog sučelja kombinirajući automatiziranu ekstrakciju topologije izgleda s naprednom simulacijom svjesnom DDR protokola, sveobuhvatnom naknadnom obradom valnog oblika i generiranjem izvještaja.

HyperLynx DDR provjera nudi više razina točnosti modeliranja izgleda, omogućujući vam uključivanje/isključivanje različitih fizičkih pojava kako biste utvrdili njihove individualne učinke na ukupne performanse sustava. Automatizirani tokovi analize potpuno su integrirani s HyperLynx Advanced Solvers, pružajući točno modeliranje neidealnih povratnih putova, dijeljenje povratne struje i utjecaje istodobne buke prebacivanja (SSN). Najbolje od svega je što je modeliranje izgleda potpuno automatizirano - samo navedite signale od interesa, kriterije za razmatranje signala kao agresora - a HyperLynx čini ostalo.

HyperLynx DDR verifikacija nakon rasporeda provodi analizu specifičnu za protokol na temelju odabrane DRAM tehnologije i karakteristika kontrolera, stvarajući detaljno HTML izvješće koje vam govori što je prošlo, što nije uspjelo i za koliko.

Analiza dizajna prije rasporeda

Analiza dizajna PCB-a HyperLynx DDR prije rasporeda koja prikazuje predloženi izgled i analizu za podskup signala u tragovima.

Nakon što je definirana odgovarajuća strategija usmjeravanja, ograničenja se mogu grafički zabilježiti i automatski uvesti u izgled.

Kako se brzine DDR-a povećavaju, naponske i vremenske marže nastavljaju opadati, zbog čega je neophodno temeljito istražiti prostor dizajna simulacijom prije početka rasporeda. Većina metodologija DDR analize fokusira se gotovo isključivo na analizu prije rasporeda, gdje se analizira pregršt signala kako bi se predstavilo kako će funkcionirati cijelo sučelje.

Tijekom analize prije izgleda kritično je važno modelirati dizajn jer će on zapravo biti izgrađen umjesto idealističkog prikaza koji se ne može praktički postaviti ili proizvesti. HyperLynx je čvrsto integriran sa Z-Zerovim Z-Planner (TM) softverom kako bi se osiguralo da karakteristike slaganja dizajna i praćenja predstavljaju fizičku stvarnost koja se može ostvariti kod određenog dobavljača fab-a.

Analiza prije rasporeda interaktivni je proces, gdje dizajneri stvaraju predloženu topologiju izgleda, pokreću analizu, pregledavaju rezultate i ponavljaju. Važno je da postupak analize izvještava o naponu i vremenskim marginama dizajna jer će se zapravo mjeriti u kontekstu sustava. Analiza predizgleda HyperLynx vođena je iz uređivača shema LineSim, koji omogućava dizajnerima da istražuju učinke redoslijeda usmjeravanja, završetka, usmjeravanja slojeva, putem geometrije i duljine/geometrije/razmaka tragova na izvedbu njihovog dizajna.

Objedinjena analiza predizgleda i post-rasporeda

Analiza prije rasporeda definira skup smjernica rasporeda koje bi trebale omogućiti sustavu da radi ispravno, ako je istraživanje prije rasporeda bilo sveobuhvatno i pravila rasporeda su se u potpunosti poštovala. Provjera nakon rasporeda analizira ponašanje dizajna onako kako je zapravo postavljen, hvatajući slučajeve u kojima se smjernice nisu pravilno slijedile ili jednostavno nisu bile dovoljno sveobuhvatne.

Oba oblika analize su važna. Istraživanje prije rasporeda pomaže optimizirati napore na rasporedu i izbjegavati pretjeranu preradu. Provjera nakon rasporeda pomaže osigurati da je dizajn spreman za provjeru prototipa i ne sadrži probleme zbog kojih će propasti u laboratoriju, gdje otklanjanje pogrešaka, ažuriranje i ponovna obrada dugotrajni i skupi.

Istraživanje prije rasporeda uspostavlja očekivanja o tome kako će dizajn funkcionirati i kakve će biti operativne marže. Provjera nakon rasporeda mora provesti isti analitički postupak i izvješćivati rezultate na isti način kao i istraživanje prije rasporeda, tako da se dva skupa rezultata mogu lako usporediti. U idealnom slučaju, postupak analize trebao bi biti potpuno automatiziran, zbog složenosti i broja koraka u procesu. Upravo to radi HyperLynx DDR analiza - koristite isti automatizirani tok analize koji izvještava o istim rezultatima u istom formatu - tako da se svi problemi koji su nastali tijekom izgleda mogu brzo izolirati i riješiti.

HyperLynx slika softvera za analizu prije rasporeda koja prikazuje optimizaciju i provjeru signala.

Sveobuhvatno izvještavanje rezultata simulacije

Softversko sučelje s grafikonima, grafikonima i tablicama podataka koji prikazuju financijske ili analitičke informacije

HyperLynx DDR analiza daje sveobuhvatno izvješće koje navodi analizirane signale i pokazuje što je prošlo, što nije uspjelo i koliko.

Rezultati su prikazani u hiperpovezanom HTML formatu organiziranom po karticama, koji uključuju čitanje podataka, pisanje podataka, adresu/naredbu, diferencijalne signale, DQ/DQS iskrivljenost i dijagram očiju. Zasebna kartica sažetka uvlači cjelokupno izvješće u tablicu glavnih rezultata. Svaka kartica izvješća prikazuje potrebne i izmjerene vrijednosti za JEDEC parametre i parametre specifične za kontroler, zajedno s hipervezama koje korisnicima omogućuju pregled detalja mjerenja u interaktivnom pregledniku valnih oblika. Rezultati se mogu filtrirati i sortirati, omogućujući dizajnerima da brzo odrede minimalne/maksimalne vrijednosti i izoliraju problematična područja.

Zasebni, interaktivni preglednik dijagrama očiju predstavlja glavne rezultate iz izvješća u tabličnom obliku, omogućujući dizajnima da iscrtaju dijagram oka odabirom signalnog reda u tablici. Tablica se može filtrirati i sortirati, slično HTML izvješću. Može se prikazati odgovarajuća maska za oči specifična za protokol kako bi se prikazali napon i vremenske granice signala.

Napredna DDR analiza svjesna protokola

DDR analiza punog sučelja složen je proces specifičan za protokol i uređaj. Točan analitički postupak, mjerenja valnog oblika i izračunavanje vremena razlikuju se ovisno o DRAM tehnologiji i regulatoru koji se koristi. HyperLynx razumije zahtjeve protokola za DDR-2,3,4,5 i LPDDR-2,3,4,5 tehnologije, uključujući puferirane (registrirane) DDR5 memorije. HyperLynx koristi kombinaciju vremenskih modela i opcija za postavljanje čarobnjaka za analizu kako bi uspostavio mogućnosti kontrolera i način konfiguriranja analize. Mogućnosti Controller navedene kroz čarobnjak za analizu uključuju vrijeme 1T/2T adrese, izravnavanje čitanja i pisanja, postavljanje dinamičkog završetka, mogućnosti obrade DQ/DQS i još mnogo toga.

Kako se brzine prijenosa podataka povećavaju, interakcije između signala i mreže za isporuku energije (PDN) postaju važnije i mogu potrošiti značajan dio raspoložive radne marže dizajna. Modeliranje ovih efekata zahtijeva točan simulacijski model za kombiniranu mrežu za isporuku signala/napajanja. HyperLynx DDR analiza besprijekorno je integrirana s HyperLynx Advanced Solvers hibridnim rješavačem za generiranje ovih simulacijskih modela. Uz analizu Power-Aware, učinci neidealnih povratnih puteva signala, dijeljenja struje povratnog puta i istodobnog šuma prebacivanja mogu se selektivno uključiti ili isključiti iz analize, omogućujući kvantificiranje veličine njihovog utjecaja na radne marže.

DDR5 memorija predstavlja potpuno novo poglavlje u DDR modeliranju i simulaciji, zbog uključivanja sklopova za izjednačavanje u prijemnike uređaja. To zahtijeva novu generaciju DDR5 (IBIS-AMI) simulacijskih modela i simulacijskih tehnika. Uz to, DDR5 nalaže izračunavanje margina očiju pri vjerojatnostima 1e-16, što nije moguće s konvencionalnim tehnikama simulacije DDR -a. HyperLynx u potpunosti podržava DDR5 IBIS-AMI simulacijske modele s najnovijim značajkama i podržava više simulacijskih metoda za pružanje različitih kompromisa između brzine i točnosti simulacije. HyperLynx također omogućuje upotrebu IBIS-AMI modela s analognim upravljačkim programima s jednim krajem koji imaju različite impedanse porasta/pada i brzine rubova - nešto što nije izvorno dio same specifikacije IBIS-AMI.

Snimak zaslona HyperLynx DDR4 i DDR5 koji prikazuje analizu protokola i izračune vremena za DRAM čipset.

HyperLynxova DDR5 Advanced Analysis podržava istodobno modeliranje asimetrije uspona i pada i izračun rezultata do 1e-16, udovoljavajući najstrožim zahtjevima DDR5 specifikacija.

DDRx dizajn i provjera