Mnogi razvojni timovi i kupci očekuju trag procesora kao minimalnu značajku SoC-a, tako da njihovi programeri softvera mogu snimiti zapis izvršenih uputa koje se mogu koristiti za rekonstrukciju točnog slijeda izvršenja njihovog programa. 2018. godine zajednica RISC-V stvorila je specifikaciju Efficient Trace (E-Trace) koja će osigurati kompatibilnost u cijelom RISC-V ekosustavu, koja je uključivala učinkovitu shemu kodiranja prikladnu za procesore u 21. stoljeću. Učinkovita shema kodiranja omogućuje programerima da prate velike količine podataka tijekom duljih vremenskih razdoblja, omogućujući programerima da razumiju ponašanje programa, čak i u najsloženijim višejezgrenim sustavima. Tessent Embedded Analytics nudi vodeće rješenje RISC-V E-Trace u industriji.

Uključenost Siemensa u RISC-V seže do 2016. i najranijih dana Zaklade RISC-V (sada RISC-V International); u početku smo bili uključeni kao UltraSOC, sada kao Siemens EDA. UltraSOC i Siemens dali su aktivan i opsežan doprinos razvoju RISC-V ekosustava, uključujući ključne tehničke doprinose standardu RISC-V Efficient Trace (E-TRACE). Naše sudjelovanje nastavlja se i danas kroz RISC-V Debug Trace and Performance Monitoring SIG.

RISC-V je izvorno dizajniran za podršku istraživanju i obrazovanju računalne arhitekture. Skup instrukcija pokrenut je u svibnju 2010. na Kalifornijskom sveučilištu u Berkeleyu u formatu otvorenog koda.

Zbog svoje prirode otvorenog koda, programeri su mogli pristupiti i mijenjati arhitekturu procesora bez naknada za licenciranje ili ograničenja. Tvrtke su iskoristile priliku za inovacije sa specijaliziranim hardverskim komponentama za nove aplikacije u vrijeme kada je potražnja eksponencijalno rasla, uz brige o sigurnosti i upravljanje napajanjem. Sposobnost SoC-ova zasnovanih na RISC-V da rukuju podacima i računanjem u velikim razmjerima bila je posebno atraktivna tvrtkama koje rade u umjetnoj inteligenciji, pohrani podataka, 5G, automobilskoj industriji i sigurnosti. Druge tvrtke RISC-V gledaju kao rješenje za jeftine ugrađene sustave, poput rubnih IoT uređaja, senzora i aktuatora.

Modularna priroda RISC-V arhitekture skupa instrukcija (ISA) omogućuje dizajnerima čipova da prilagode svoje uređaje za različita tržišta i aplikacije odabirom grupa uputa (ISA proširenja). Jedna od ISA grupa proširenja omogućuje dizajnerima SoC-a i njihovim kupcima da dodaju vlastite prilagođene upute kako bi ubrzali njihovu primjenu, obično radi ubrzavanja kritičnih operacija ili gustoće koda. RISC-V prilagođene upute pružaju daljnji izum i diferencijaciju za tvrtke na mnogim visoko konkurentnim tržištima. Ova fleksibilnost predstavlja neke izazove provjere i provjere valjanosti kako bi se osiguralo da prilagodba ne samo da funkcionira, već i ne razbije ništa drugo.

Specifikacija Efficient RISC-V Trace uključuje sljedeće obvezne značajke:

• Trag uputa
• Sučelje Hart na enkoder
• Način praćenja Delta adrese
• Učinkovit format paketa

Dodatne značajke (ISA proširenja) uključuju:

• Višestruko umirovljenje
• Praćenje podataka
• Implicitni način iznimke
• Režim sekvencijalnog skoka
• Implicitni način povratka
• Način predviđanja grane
• Način preskakanja ciljne predmemorije
• Način pune adrese
• Kompresija temeljena na znakovima
• Kompresija tragova podataka XOR
• Diferencijalna kompresija tragova podataka
• Filtriranje
• Vremenske oznake

Tessent Enhanced Trace Encoder tvrtke Siemens EDA uključuje sve obavezne i dodatne značajke. Također uključuje:

• Trag točan u ciklusu