ReqTracer

Na ovom webinaru naučit ćete kako implementirati istodobne tvrdnje koristeći SystemVerilog Assertions (SVA) i steći dublje razumijevanje kako one mogu nadopuniti vaše postojeće metodologije provjere.

Harry Foster ističe ključne nalaze studije funkcionalne provjere Wilsonove istraživačke grupe 2022. te pruža svoju interpretaciju i analizu koja stoji iza današnjih novih trendova u dizajnu i verifikaciji ASIC i FPGA.

Na ovom webinaru naučit ćete kako UVM Framework i Questa Verification IP omogućuju

kreiranje testbenka u jednom danu kako bi se tim mogao usredotočiti na stvaranje testova i zatvaranje pokrivenosti.

Na ovom webinaru ispitat ćemo načine stvaranja moćnih testnih stolova za višekratnu upotrebu skrivanjem signala i pružanjem vašim piscima testova proxy koji im omogućuje da odmah počnu pisati testove.

Na ovom webinaru naučit ćete kako stvoriti testbench transakcije i klase komponenti koje se lako ispravljaju i ponovno koriste. Dodatna pravila prikazana su za SystemVerilog kod kako bi se spriječile uobičajene greške.

Na ovom webinaru saznat ćete da SystemVerilog ima mnogo dinamičkih podataka i vrsta nizova. Pokazat će vam se koje odabrati za tablice rezultata, rijetke memorije, hash nizove, testne stolove i još mnogo toga.

Na ovom webinaru naučite kako možete modelirati hardverske registre do razine bita ili izgraditi složene tipove podataka koji sadrže mješavinu različitih elemenata kao što su logika s 4 stanja, cijeli brojevi s 2 stanja, stvarni brojevi i nabrojani tipovi.

Na ovom webinaru naučit ćete kako stvoriti klase za UVM transakcije, poznate i kao stavke slijeda. Također će vam se prikazati gdje su kreirani i korišteni u testbenchu i s kojom klasom biste trebali početi.

Na ovom webinaru naučit ćete kreirati klase za UVM sekvence, koje sadrže jednu ili više transakcija, kako testna klasa započinje slijed i kako transakcije teku do i iz sekvence u ostatak testbenka.

Na ovom webinaru naučit ćete dva najčešća pitanja kada rezultati rješavanja ograničenja ne odgovaraju vašoj namjeri: kako se primjenjuju pravila evaluacije izraza Verilog i utjecaj vjerojatnosti na odabir vrijednosti rješenja.

Na ovom webinaru naučit ćete promjene u UVM 1800.2 iz UVM 1.2 i 1.1d kako biste mogli biti spremni prihvatiti novi standard. Pokrivat ćemo ključne dodatke u UVM 1800.2 i ono što se nalazi u novoj UVM kuharici.